國內(nèi)硬件網(wǎng)站PCINLIFE的管理員cho于昨日在論壇上公布了一些NVIDIA于幾個月前在斯坦福大學(xué)展示用的幻燈片，展示了NVIDIA ExaScale計劃的核心——Echelon的具體芯片示意圖和具體架構(gòu)等。

從圖上可以看出，Echelon芯片和之前我們報道的相似，各個SM模塊獨立命名為"NoC"（Network on Chip）通過內(nèi)部界面，經(jīng)由L2 Cache和內(nèi)存控制器與其他SM相互連接。有所不同的是，去年在美國西雅圖舉行的SC10超級計算大會上NVIDIA首席科學(xué)家Bill Dally透露的Echelon含128個SM模塊，而在這里變成了256個。

其余指標大致相同，每個SM模塊里面含8個SM Lane（類似CUDA Core），芯片中間的8個LOC即Latency Processor也就是Project Denver要制造的主要東西。整體芯片面積為17*17約290平方毫米，采用逼近硅芯片極限的10nm制程工藝制造。（看到這里先別說火星，畢竟DARPA給出的時間表是2017/2018年出最終成果）

CPU核心架構(gòu)

SM Lane核心架構(gòu)（不知道是不是Maxwell）
比起來SC10時，Echelon的雙精度浮點運算能力降至16TFLOPS，cho稱可能是新的數(shù)據(jù)沒有算上CPU的原因。[!--empirenews.page--]

最新的Echelon模塊圖解

SC10上的Echelon模塊圖解

SC10的情況：Echelon由128個SM模塊和8個Latency Processor組成，后者就是Denver的核心。