在“IEDM 2016”舉辦第一天，有兩個研發(fā)小組就7nm FinFET發(fā)表了演講。一個是臺積電TSMC(演講序號：2.6)，另一個是IBM、GLOBALFOUNDRIES和三星電子的研發(fā)小組(演講序號：2.7)。由于這兩個是本屆IEDM的亮點內(nèi)容，在同時進行的多個分會中利用了最大的演講會場。眾多聽眾擠滿了會場，盛況空前。

臺積電在演講最開始介紹了7nm FinFET的優(yōu)點。與16nm FinFET相比，裸片尺寸可縮小至43%。包含布線在內(nèi)的柵極密度可提高至約3.3倍，而且速度能提高35～40%，或者削減65%以上的耗電量。

接下來介紹了采用7nm FinFET試制的256Mbit的6T-SRAM。一個SRAM單元的面積為0.027μm2，利用193nm浸入式光刻形成圖案制作而成。寫入和讀入所需的電壓為0.5V。還介紹了閾值電壓偏差，強調(diào)能控制在200mV以內(nèi)。另外還宣布，試制了包含CPU、GPU和SoC的測試芯片并評估了性能。

臺積電在演講的最后介紹說，已經(jīng)開始討論基于EUV的7nm FinFET工藝。利用EUV試制了256Mbit的SRAM芯片，與利用193nm浸入式光刻試制的256Mbit SRAM芯片比較了成品率，均在50%左右。

IBM等試制CMOS晶體管

IBM等介紹了采用EUV的7nm FinFET工藝。7nm FinFET工藝的目標是，與10nm FinFET工藝相比將邏輯電路和SRAM的面積削減約一半，將性能提高35～40%。

通過從10nm FinFET過渡到7nm，F(xiàn)in間距可從42nm縮至27nm，CPP(Contacted Poly Pitch)可從64nm縮至44nm/48nm，Mx間距可從48nm縮至36nm。Fin運用了自對準四重圖案成型技術(shù)，柵極運用了自對準雙重圖案成型技術(shù)，Mx(MOL和BEOL)運用了EUV工藝。

試制的CMOS晶體管形成了硅的n型MOS和鍺化硅p型MOS。基板利用在硅基板上依次層疊Strain-Relaxed Buffer(SRB)和Super-Steep Retrograde Well(SSRW)的產(chǎn)品。

通過在硅的n型MOS上導(dǎo)入拉伸應(yīng)變，在鍺化硅的p型MOS上導(dǎo)入壓縮應(yīng)變，與以往的平面HKMG(High-K/Metal Gate)工藝相比，驅(qū)動電流值分別提高了11%和20%。(記者：根津禎)

分會2的會場。

TSMC的7nm SRAM芯片布線層截面(圖：IEDM)

試制的SRAM的Shmoo圖(圖：IEDM)

閾值電壓偏差(圖：IEDM)

IBM等試制的7nm CMOS晶體管的截面(圖：IEDM)