摘要：針對(duì)工礦企業(yè)變電站自動(dòng)化項(xiàng)目中需要進(jìn)行全廠電力同步監(jiān)控，故障檢測(cè)的要求，文章通過(guò)采甩FPGA與DSP實(shí)現(xiàn)了64路最高通信速率達(dá)40MByte的傳感器采集平臺(tái)，時(shí)間同步不大于50 μs。傳感器采集平臺(tái)運(yùn)行良好，有很好的應(yīng)用價(jià)值。
關(guān)鍵詞：高速；同步；數(shù)據(jù)采集；傳感器采集平臺(tái)

1 系統(tǒng)應(yīng)用背景
    國(guó)家大力推廣的智能電網(wǎng)技術(shù)是電力行業(yè)的技術(shù)發(fā)展方向，數(shù)字化變電站技術(shù)是其重要組成部分。完全意義上的數(shù)字化變電站的系統(tǒng)將有較好的性能，通過(guò)采用電子式互感器，可以消除電流互感器二次開路及飽和、電壓互感器二次短路及鐵磁諧振、低功耗、安全環(huán)保；采用IEC 61850標(biāo)準(zhǔn)，實(shí)現(xiàn)不同廠家設(shè)備的互操作；二次設(shè)備網(wǎng)絡(luò)化，通信網(wǎng)絡(luò)取代復(fù)雜的控制電纜，降低了鋪設(shè)電纜帶來(lái)的電磁兼容等問(wèn)題。但完全實(shí)現(xiàn)以上標(biāo)準(zhǔn)的變電站的投資成本據(jù)估算約是常規(guī)變電站的3倍。目前110kV以下的中小變電站數(shù)量眾多，自動(dòng)化程度較低，對(duì)其進(jìn)行改造是投資的重點(diǎn)之一，但采用全數(shù)字化變電站的高成本限制了其推廣應(yīng)用。本文提出了采用低成本實(shí)現(xiàn)數(shù)字化變電站功能的平臺(tái)，利用DSP、FPGA等技術(shù)做到數(shù)字化變電站中的全站傳感器同步數(shù)據(jù)采集，保留了傳統(tǒng)的電流電源互感器接口，從而在實(shí)現(xiàn)變電站信息化的同時(shí)顯著降低了其成本，僅為常規(guī)變電站的1．5倍。此高速數(shù)據(jù)同步采集與控制平臺(tái)除可以用于低成本的數(shù)字化變電站系統(tǒng)外，還可應(yīng)用在其他需要同步監(jiān)控的系統(tǒng)，如大型風(fēng)機(jī)控制系統(tǒng)、大型鍋爐控制系統(tǒng)等。

2 系統(tǒng)硬件組成
    高速數(shù)據(jù)同步采集與控制平臺(tái)整個(gè)系統(tǒng)的組成主要可以分成三個(gè)部分，分別是實(shí)時(shí)保護(hù)計(jì)算機(jī)、高速數(shù)據(jù)合并器、傳感器數(shù)據(jù)采集器。根據(jù)具體的應(yīng)用系統(tǒng)，在傳感器數(shù)據(jù)采集器前增加不同的傳感器，即可實(shí)現(xiàn)不同功能的傳感器網(wǎng)絡(luò)，這里主要對(duì)平臺(tái)三個(gè)部分進(jìn)行說(shuō)明。系統(tǒng)的工作模式為：在信號(hào)調(diào)理電路后由數(shù)據(jù)采集器采集數(shù)據(jù)，上傳至合并器，合并器將數(shù)據(jù)發(fā)送至實(shí)時(shí)保護(hù)處理計(jì)算機(jī)，由于實(shí)時(shí)保護(hù)計(jì)算機(jī)采用的是通用的工業(yè)計(jì)算機(jī)，在此不做說(shuō)明，下面主要對(duì)另外兩部分進(jìn)行說(shuō)明。系統(tǒng)的整體框圖如圖1所示。

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2．1 高速數(shù)據(jù)合并器
    數(shù)據(jù)合并器的主要工作是產(chǎn)生同步信號(hào)，并對(duì)64路高速串行上傳數(shù)據(jù)進(jìn)行同時(shí)的接收、合并，并通過(guò)以太網(wǎng)實(shí)時(shí)上傳。因此主要有以下性能需求：同步信號(hào)的產(chǎn)生；多路高速數(shù)圖1據(jù)接收，64路每路數(shù)據(jù)流為1638400bit／s；多路高速數(shù)據(jù)接收下來(lái)后以以太網(wǎng)實(shí)時(shí)上傳，速度是25Mbit／s。
    項(xiàng)目采用以下解決方案：
    (1)同步信號(hào)的產(chǎn)生由單獨(dú)的MCU處理器來(lái)實(shí)現(xiàn)，其不僅產(chǎn)生同步信號(hào)，同時(shí)負(fù)責(zé)相關(guān)數(shù)據(jù)協(xié)議的處理。
    (2)高速數(shù)據(jù)的接收，需要用FPGA的同步處理能力，單獨(dú)設(shè)置64個(gè)串行接口模塊，分別接收緩沖的高速數(shù)據(jù)。
    (3)高速數(shù)據(jù)上傳也要通過(guò)FPGA實(shí)現(xiàn)對(duì)接收到的數(shù)據(jù)實(shí)時(shí)上傳至XILINX的XC3S4000來(lái)實(shí)現(xiàn)。
    整個(gè)系統(tǒng)的硬件框圖如圖2所示。

2．2 傳感器數(shù)據(jù)采集器
    傳感器數(shù)據(jù)采集器的主要功能是接收合并器的同步時(shí)鐘信號(hào)，并利用AD對(duì)傳感器信號(hào)進(jìn)行采集，按自定協(xié)議將數(shù)據(jù)通過(guò)光纖上傳至合并器。主要的指標(biāo)如下：采樣頻率為每秒12800次(12．8kHz)；每終端需要同時(shí)采集8路傳感器信號(hào)，每信號(hào)不低于16位。
    采用TMS320F2812的串口來(lái)實(shí)現(xiàn)同步信號(hào)的接收與采集。8路同步采集用8個(gè)16位AD來(lái)實(shí)現(xiàn)。
    與合并器的數(shù)據(jù)通訊同樣要考慮光纖模塊，考慮保證AD轉(zhuǎn)換16位的精度，所以選擇ADS8342。在以上硬件的基礎(chǔ)上，系統(tǒng)利用軟件完成對(duì)傳感器的高速數(shù)據(jù)采集。

3 系統(tǒng)軟件部分說(shuō)明
    整個(gè)系統(tǒng)的軟件組成主要在三個(gè)不同設(shè)備上實(shí)現(xiàn)，一是基于工業(yè)計(jì)算機(jī)板卡的wince上的中心數(shù)據(jù)處理控制程序，主要實(shí)現(xiàn)對(duì)采集后的數(shù)據(jù)的處理運(yùn)算，并下發(fā)控制指令，二是基于XINLINX的FPGA平臺(tái)的數(shù)據(jù)匯總程序與指令下發(fā)程序，三是基于DSP 2812的數(shù)據(jù)采集終端部分的數(shù)據(jù)采集、上傳、指令接收等程序。
3．1 數(shù)據(jù)合并器同步與數(shù)據(jù)采集程序
    數(shù)據(jù)合并器是對(duì)采集器進(jìn)行下行通訊管理的通道，主要負(fù)責(zé)產(chǎn)生同步信號(hào)的，收集串口數(shù)據(jù)上傳等功能。其中下行信息主要有同步采集時(shí)鐘信號(hào)、時(shí)間校準(zhǔn)信息、控制信息，以及參數(shù)信息。其中以同步采集時(shí)鐘最為關(guān)鍵，主要是要給采集器一個(gè)統(tǒng)一的采集節(jié)拍。
    對(duì)于上行數(shù)據(jù)而言，采用FIFO原理，將所有的串口緩存進(jìn)行緩沖，并形成一個(gè)按協(xié)議要求的數(shù)據(jù)包，從而實(shí)現(xiàn)數(shù)據(jù)的統(tǒng)一上傳。FIFO原理從硬件的角度來(lái)看，是一塊有兩個(gè)端口的數(shù)據(jù)內(nèi)存，一個(gè)端口用來(lái)寫入數(shù)據(jù)；另一個(gè)用來(lái)讀出數(shù)據(jù)。與FIFO操作相關(guān)的有兩個(gè)指針，寫指針指向要寫的內(nèi)存部分，讀指針指向要讀的內(nèi)存部分。FIFO控制器通過(guò)外部的讀寫信號(hào)控制這兩個(gè)指針移動(dòng)，并由此產(chǎn)生FIFO空信號(hào)或滿信號(hào)。數(shù)據(jù)是由某一個(gè)時(shí)鐘域的控制信號(hào)寫入FIFO，而由另一個(gè)時(shí)鐘域的控制信號(hào)將數(shù)據(jù)讀出FIFO。[!--empirenews.page--]
3．2 傳感器數(shù)據(jù)采集程序
    傳感器數(shù)據(jù)采集軟件的運(yùn)行主要由兩個(gè)事件控制，一個(gè)是本地定時(shí)器；一個(gè)是從合并器接收到的下行幀。本地定時(shí)器以24×50HZ頻率采樣，并上傳遙測(cè)幀；當(dāng)收到下行幀時(shí)，首先解析幀，如果為同步幀，接著判斷距上次定時(shí)采集的時(shí)間間隔是否超過(guò)采樣周期的50％，如果超過(guò)，先采集并發(fā)送當(dāng)前遙測(cè)幀，然后重設(shè)本地定時(shí)器，以同步信號(hào)到達(dá)時(shí)刻為定時(shí)起點(diǎn)；如果為時(shí)間和命令幀，做出相應(yīng)動(dòng)作。流程圖如圖3所示。

4 結(jié)論
    本文通過(guò)采用FPGA與DSP實(shí)現(xiàn)了64路最高通信速率達(dá)40MBYTE字節(jié)的傳感器采集平臺(tái)，時(shí)間同步不大于50μs。傳感器采集平臺(tái)運(yùn)行良好，有很好的應(yīng)用價(jià)值。