CMOS問世比TTL較晚，但發(fā)展較快，大有后來者居上、趕超并取代之勢(shì)。

1、組成結(jié)構(gòu)

CMOS電路是互補(bǔ)型金屬氧化物半導(dǎo)體電路(Complementary Metal-Oxide-Semiconductor)的英文字頭縮寫，它由絕緣場(chǎng)效應(yīng)晶體管組成，由于只有一種載流子，因而是一種單極型晶體管集成電路，其基本結(jié)構(gòu)是一個(gè)N溝道MOS管和一個(gè)P溝道MOS管，如圖1所示。

由于兩管柵極工作電壓極性相反，故將兩管柵極相連作為輸入端，兩個(gè)漏極相連作為輸出端，如圖1(a)所示，則兩管正好互為負(fù)載，處于互補(bǔ)工作狀態(tài)。

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當(dāng)輸入低電平(Vi=Vss)時(shí)，PMOS管導(dǎo)通，NMOS管截止，輸出高電平，如圖1(b)所示。 　　·

當(dāng)輸入高電平(Vi=VDD)時(shí)，PMOS管截止，NMOS管導(dǎo)通，輸出為低電平，如圖1(c)所示。

兩管如單刀雙擲開關(guān)一樣交替工作，構(gòu)成反相器。

2、制造工藝

CMOS電路中的主要組成是金屬、氧化物、半導(dǎo)體管，做在同一基片上，其間自然是隔離的，無需專門的隔離措施。

圖2為CMOS反相器的芯片結(jié)構(gòu)示意圖。

在制造時(shí)，首先在N型硅襯底上擴(kuò)散P型區(qū)，這個(gè)P型區(qū)通常叫做P阱，也就是N-MOS管的襯底;在P阱內(nèi)再用擴(kuò)散法制作兩個(gè)N型區(qū)，以形成N-MOS管(N溝道MOS管)。而P-MOS管則可直接做在N型硅襯底上。

由上述可見，CMOS電路比雙極型電路制造工藝簡(jiǎn)單、工序少，由于節(jié)省了隔離槽占用的面積，還可大大提高電路集成度。當(dāng)然，若與單溝道MOS電路相比，工藝上要稍復(fù)雜些，例如它要多用兩塊光刻板，還需要P阱保護(hù)環(huán)，因而芯片利用率也要低些。

3、電路特點(diǎn)

1) 功耗

表1列出了各種MOS電路的四個(gè)主要參數(shù)。

CMOS電路采用互補(bǔ)結(jié)構(gòu)，工作時(shí)總是一個(gè)MOS管處于導(dǎo)通、另一個(gè)MOS管處于截止?fàn)顟B(tài)，因而電路功耗理論上為零。

實(shí)際上，由于存在硅表面和PN結(jié)的泄露電流，量值約數(shù)百毫微安，因而尚有微瓦量級(jí)的靜態(tài)功耗，但相比于TTL電路則低多了。

功耗低，這是CMOS電路的一個(gè)突出優(yōu)點(diǎn)。

圖3為兩種電路的動(dòng)態(tài)功耗電流曲線。

由圖3曲線可見，TTL比CMOS電路功耗大，但隨頻率提高其功耗所增無幾，而CMOS電路的功耗卻隨頻率提高急劇增大，因而CMOS電路宜用于較低頻率。

2) 抗干擾能力

抗干擾能力又稱噪聲容限，它表示電路保持穩(wěn)定工作所能抗拒外來干擾和本身噪聲的能力，可用圖4電壓傳輸特性來說明。

在圖4曲線中，ViL為本級(jí)門最大輸入低電平，Vg為關(guān)門電平，Vk為開門電平，ViH為最低輸入高電平。顯然，要保持輸出高電平，干擾電壓不應(yīng)超過：

圖4是在電源電壓為5V時(shí)的典型曲線，由圖可知，CMOS曲線比TTL變化陡，其Vgc與Vkc值接近約為2V，且輸入、輸出電壓范圍也比TTL大，因而其抗干擾能力較強(qiáng)。

3) 工作速度

電路的工作速度一般用平均傳輸延遲時(shí)間tpd表示。它說明輸出信號(hào)比輸入信號(hào)在時(shí)間上落后了多少，也就是信號(hào)通過一級(jí)門所花費(fèi)的時(shí)間。當(dāng)然，希望tpd值越小越好。

表1中所列tpd值是在環(huán)境溫度25ºC，供電電壓5V同一條件下，對(duì)與非門電路的測(cè)試值。由表可見，CMOS電路的工作速度比PMOS和NMOS電路要高得多，但比TTL電路要低約一個(gè)數(shù)量級(jí)。

前已述及，工作速度的提高在功耗上是要付出代價(jià)的，這也就是CMOS電路不宜用于高速控制系統(tǒng)的主要原因。

4) 扇出系數(shù)

在實(shí)際應(yīng)用中，要完成復(fù)雜的邏輯運(yùn)算，一個(gè)門電路總是要驅(qū)動(dòng)若干個(gè)其他門電路的，因而后級(jí)門就成前級(jí)門的負(fù)載。一個(gè)門能驅(qū)動(dòng)的門的個(gè)數(shù)是有限制的，通常用能驅(qū)動(dòng)同類門的最大個(gè)數(shù)來表示一個(gè)門的負(fù)載能力，這個(gè)數(shù)值叫做扇出系數(shù)No。

影響No的因素主要有二：

1) 電路輸出管允許的倒灌電流;

2) 門電路本身的短路輸入電流。

由電路結(jié)構(gòu)可知，CMOS電路的輸入端是柵氧化膜，其阻值高達(dá)數(shù)百兆歐。實(shí)際上由于在輸入端設(shè)置的保護(hù)電阻和保護(hù)二極管PN結(jié)的漏電，使輸入阻抗下降至數(shù)十兆歐，盡管如此，它比TTL電路要高得多。

由于CMOS電路的輸入阻抗極高，在級(jí)聯(lián)時(shí)幾乎不取負(fù)載電流，因而其扇出系數(shù)要比TTL電路約高出一倍。