據(jù)Intel公司負(fù)責(zé)22nm制程項目的經(jīng)理Kaizad Mistry透露，Intel早在四年前便已經(jīng)決定要在22nm制程節(jié)點啟用三柵（Tri-gate）技術(shù)。Intel的三柵技術(shù)其本質(zhì)是屬于 Finfet晶體管一類，但是由于三柵在鰭的兩個側(cè)面以及鰭的頂部各設(shè)有一個柵極，因此Intel將這種技術(shù)定名為三柵。

 

Mistry說：“我們公司內(nèi)部之間，以及我們與我們的設(shè)計合作伙伴之間就是否采用三柵技術(shù)進行了長時間的討論。要實現(xiàn)三柵技術(shù)挑戰(zhàn)很大，而且由于晶體管寬度方向的尺寸離散化較嚴(yán)重（后面會解釋什么是所謂的尺寸離散化），因此同時還需要對芯片的設(shè)計方法進行改變。不過經(jīng)過討論之后，我們最終認(rèn)為三柵技術(shù)在性能方面的改善完全可以抵消其實現(xiàn)的難度。”

兩大難點：鰭寬尺寸與寄生電阻/電容的控制

“三柵技術(shù)最大的難點在于如何保證制程工藝的健壯性，即如何在鰭的成型中保持?jǐn)?shù)十億個鰭的寬度和長度方向尺寸都能控制在較為精確的范圍之內(nèi)。”

他還認(rèn)為，要充分釋放三柵技術(shù)的性能優(yōu)勢，就必須解決好隨之而來的器件寄生串聯(lián)電阻/電容的問題，這是Intel三柵工藝實現(xiàn)的“第二大難題”。

“最困難的地方是如何保持鰭結(jié)構(gòu)的完善性。”他說。雖然22nm三柵工藝需要更多的雙重成像處理，但是Intel仍在使用193nm液浸式光刻設(shè)備來制造芯片。由于并沒有采用更先進的光刻設(shè)備和光刻技術(shù)，因此就需要對22nm三柵工藝的工藝控制方法進行改進。正是由于這種對工藝控制方法的改進，才使得Intel最終有信心采用三柵技術(shù)。


控制鰭的寬度尺寸，對限制三柵晶體管的短溝道效應(yīng)具有非常重要的作用。同時，鰭的寬度尺寸，以及鰭的雜質(zhì)摻雜分布的控制，還會影響到管子門限電壓Vt的值，以及全耗盡型溝道中載流子的輸運狀況。

Mistry在5月4日Intel發(fā)布會之后的一次電話訪談中透露：“必須保證鰭的寬度正確，這樣才能保證三柵晶體管能運行在全耗盡模式下。”

另外，還需要對鰭的寬度與高度方向的尺寸值進行權(quán)衡考慮。過薄的鰭雖然可以保證晶體管運行在全耗盡模式下，因此可以很好地控制短溝道效應(yīng)。但是Mistry表示：“如果鰭的寬度太小，那么（由于電阻值與導(dǎo)體截面積成反比的原因），寄生電阻會增大。寬度太大，又不能保證工作在全耗盡模式下。”

鰭的高度方向尺寸值同樣需要進行權(quán)衡考慮。更大的鰭高雖然可以提升管子的電流驅(qū)動能力，但是管子的寄生電容會因此而增加。“當(dāng)然，具體采用什么樣的鰭寬和鰭高尺寸，還有賴于電路的類型，比如來自互連層的負(fù)載較大還是晶體管本身的負(fù)載較大等等。”

垂直型晶體管結(jié)構(gòu)可以有效提升芯片的晶體管密度，因為垂直型晶體管的鰭可以設(shè)計得非?？拷溟g的距離可以達到光刻技術(shù)所允許的最小極限

三柵結(jié)構(gòu)晶體管的有效寬度W等于鰭高的兩倍+鰭寬，即2H+W.平面型晶體管的寬度可以彼此不同，但是三柵晶體管各個鰭的有效寬度都是相同的，因此當(dāng)需要晶體管電流較高時，只能采取將多個鰭并聯(lián)在一起的做法（即所謂的“尺寸離散化”），Intel可以最多一次并聯(lián)6個鰭。

“并聯(lián)的鰭數(shù)越多，晶體管的電流便越大。”Mistry說：“我們必須解決寄生電阻的問題，而當(dāng)我們將多個鰭并聯(lián)在一起時，其電阻值也會減小。在設(shè)計平面型晶體管時，如果需要更大的電流，我們會增加管子的寬度方向尺寸，而到三柵晶體管，我們則采取將多個鰭并聯(lián)的做法。兩者本質(zhì)上是相同的。”

工作電壓，門限電壓及亞閥值擺幅的控制：

全耗盡溝道設(shè)計的三柵晶體管相比平面型晶體管而言，其亞閥值擺幅（threshold swing：即亞閥值斜率的倒數(shù)，常用S表示）曲線更為陡峭。對部分耗盡型平面晶體管而言，當(dāng)柵極控制晶體管關(guān)閉（即解除溝道的反型層狀態(tài)）時，硅襯底會對反型層造成一定的影響，即所謂的“體效應(yīng)”，因此會造成管子的亞閥值擺幅曲線偏離期望值而斜率下降。

相比之下，在全耗盡型晶體管中，襯底對溝道不再產(chǎn)生影響作用。Mistry稱，對三柵晶體管而言，襯底對亞閥值斜率的影響被“完全消除”了，因此管子的亞閥值斜率更陡。

在全耗盡晶體管中，耗盡區(qū)的寬度是小于硅層厚度的。雖然耗盡區(qū)的寬度與摻雜等級有關(guān)，但Mistry稱管子的門限電壓Vt受摻雜等級的影響更小了。“（三柵晶體管）的溝道部分并非完全沒有摻雜雜質(zhì)，但是（相比平面型晶體管）其摻雜雜質(zhì)的濃度大大降低了。而溝道區(qū)雜質(zhì)濃度的減小，則有利于減小溝道載流子與雜質(zhì)離子發(fā)生散射碰撞的幾率，提升溝道載流子的遷移率（通俗地說類似與載流子的運動速度），因此可以改善管子的性能。....減小溝道中摻雜的雜質(zhì)原子數(shù)量對管子的性能確實有提高作用，尤其是在漏源電壓較低的情況下。”

不僅如此，由于溝道中雜質(zhì)摻雜濃度的大大減小，過去由于各個管子中溝道部位的雜質(zhì)摻雜濃度不均而導(dǎo)致的門限電壓變異，導(dǎo)致各管子間門限電壓互有差異的不匹配現(xiàn)象（Vt mismatch）也大有緩解。更陡的亞閥值斜率和門限電壓的穩(wěn)定提升，帶來的好處就是管子的門限電壓可以降到更低的水平，工作電壓可以設(shè)得更低。

能保證芯片穩(wěn)定正常工作的最低電壓Vmin與門限電壓不匹配有緊密的聯(lián)系。特別是對保存數(shù)據(jù)用的器件如緩存，寄存器文件，鎖存器等而言，門限電壓不匹配問題解決的越好，則芯片的Vmin電壓值便可以做到更小。


Mistry稱：“據(jù)我們之前的估計，22nm三柵器件的工作電壓相比我們的平面型器件可以降低100-150mV左右，其降低的值將非常接近150mV。根據(jù)電路的種類不同，三柵器件的工作電壓可以下降100-150-200mV這樣的幅度.”

工作電壓降低100mV，加上晶體管尺寸的進一步縮減，就意味著在同等的運行頻率下，讀寫邏輯器件時的功耗（access power）可降低到原來的一半以上。“這樣的提升幅度是很大的，”Mistry表示，正是在讀寫邏輯器件時的功耗下降幅度較大優(yōu)勢的鼓舞下，Intel才做出了轉(zhuǎn)向三柵制程的決定。

三柵制程給芯片設(shè)計方法帶來的改變：

最后，晶體管密度，性能和省電能力的提升，還給芯片的設(shè)計方法帶來了新的挑戰(zhàn)。“作為一家集成設(shè)備制造商，我們在芯片設(shè)計方面有我們自己的優(yōu)勢。那就是一旦需要對芯片設(shè)計用軟件進行修改，我們可以很快做出反應(yīng)，設(shè)計出新的設(shè)計用軟件，芯片設(shè)計人員對設(shè)計方法改動方面的響應(yīng)速度也（比代工廠）更快。”

當(dāng)被問及采用三柵制程的芯片在設(shè)計時，其設(shè)計的復(fù)雜程度是否比平面型晶體管芯片更復(fù)雜時，Mistry表示：“兩者只是有一些區(qū)別罷了。我認(rèn)為設(shè)計的復(fù)雜程度并沒有提高。”以前，設(shè)計用軟件會為晶體管的寬度尺寸，功耗以及時延性能進行優(yōu)化，而現(xiàn)在設(shè)計軟件只不過在優(yōu)化晶體管寬度尺寸時要考慮如何并聯(lián)鰭的問題而已，這相比之下并沒有顯得更復(fù)雜，只是在優(yōu)化方式上有所區(qū)別而已。