DIGITIMES Research指出，隨芯片集成度提高，除讓芯片設計成本與時間隨之增加外，芯片面積亦隨芯片復雜度的提升而增加，在終端產(chǎn)品持續(xù)朝短小輕薄與節(jié)能省電方向發(fā)展下，更促使半導體廠商于制程微縮研發(fā)的持續(xù)投入。

根據(jù)摩爾定律(Moore’s Law)的預期，隨芯片制程技術(shù)升級，芯片密度及產(chǎn)出數(shù)量每隔18個月將會成長1倍。然而，隨晶圓代工制程跨入納米級世代以來，摩爾定律進展速度放慢的聲音就始終未曾停過。

事實上，從65納米制程升級至45納米制程，即長達24個月的時間，從45納米制程升級至28納米制程，更是歷經(jīng)33個月的時間，不僅遠超過摩爾定律所預測的18個月，且制程升級所需時間也明顯拉長。

如何能夠More Moore及More than Moore，研發(fā)出兼顧高度集成與芯片效能，同時具經(jīng)濟效益的先進制程并導入量產(chǎn)，能夠在相同制程下，提供更小IC面積，與更高度的集成，硅穿孔(Through Silicon Via；TSV)3D IC制程技術(shù)即成為半導體廠商重要技術(shù)研發(fā)方向。

也因此，包括三星電子(Samsung Electronics)、高通(Qualcomm)、美光(Micron)、臺積電(TSMC)、日月光(ASE)等半導體大廠，皆先后投入TSV 3D IC的研發(fā)行列，并各自提出不同TSV 3D IC解決方案，就是希望未來能在TSV 3D IC市場爭得一席之地。

在終端產(chǎn)品持續(xù)朝向高度集成、小型化方向發(fā)展，亦將推動半導體技術(shù)更往更高集成度持續(xù)投入研發(fā)，因此，半導體集成技術(shù)將從TSV 2.5D IC技術(shù)進展至未來異質(zhì)集成TSV 3D IC技術(shù)，甚至會進一步朝向TSV 3D加系統(tǒng)級封裝(System in Package；SiP)或TSV 3D加TSV 2.5D ，乃至TSV 3D加SiP加TSV 2.5D更多元的異質(zhì)集成封裝決解方案發(fā)展。