[導(dǎo)讀]晶圓龍頭臺積電(2330)高階制程28納米以下訂單絡(luò)繹不絕，意外成為目前全球移動通信大會(MWC)的焦點(diǎn)。該公司在昨宣布其大客戶全球最大通訊芯片公司美國高通的驍龍800系列(Snapdragon800)4核心處理器，為首款利用28納米
晶圓龍頭臺積電(2330)高階制程28納米以下訂單絡(luò)繹不絕，意外成為目前全球移動通信大會(MWC)的焦點(diǎn)。該公司在昨宣布其大客戶全球最大通訊芯片公司美國高通的驍龍800系列(Snapdragon800)4核心處理器，為首款利用28納米高效能行動運(yùn)算制程量產(chǎn)的芯片后，今晨又宣布與另一大客戶美商Altera的長期合作關(guān)系，并將為Altera推出20納米產(chǎn)品，近期包括LG、邁威爾(Marvell)等客戶一一公布采用臺積電28納米技術(shù)、肯定臺積電品牌，打破過往客戶不愿將代工廠明說的慣例，也讓臺積電在高階制造的客戶能見度相當(dāng)高。
臺積電與合作20年的Altera今日重申雙方長期合作伙伴關(guān)系的承諾，未來將持續(xù)在場域可程序化閘陣列(FPGA)芯片領(lǐng)域進(jìn)行研發(fā)創(chuàng)新，共同締造新的里程碑，目前包括賽靈思(Xilinx)在內(nèi)的全球前兩大FPGA，現(xiàn)都是臺積電客戶。
Altera董事長JohnDaane表示，現(xiàn)正與臺積電密切合作開發(fā)下一世代制程產(chǎn)品，該公司將藉助臺積公司具有成本效益的20納米系統(tǒng)單芯片(20SoC)制程提升未來主要產(chǎn)品的功耗及效能，而新的產(chǎn)品線將涵蓋多項(xiàng)對兩家公司而言皆具代表性的產(chǎn)品，同時(shí)展現(xiàn)卓越的創(chuàng)新技術(shù)，將持續(xù)仰賴臺積電未來所開發(fā)出來的更先進(jìn)制程以打造更多樣化的產(chǎn)品，滿足各類終端電子產(chǎn)品對于性能、傳輸帶寬、以及功耗效率的需求。
臺積電日前法說會上曾表示，28納米將會是今年?duì)I運(yùn)成長最主要的動力，在市場「贏過競爭對手很多」，在產(chǎn)能上去年已經(jīng)成長近30倍，今年產(chǎn)能還會再比去年再增加3倍，而占營收比重，也會由去年第四季的22%大幅成長至30%以上，將成為臺積電今年最主要要的營收來源。臺積電目前擴(kuò)產(chǎn)目標(biāo)已逐漸朝向20納米制程發(fā)展，企圖拉大與競爭對手差距。
臺積電董事長張忠謀預(yù)估，20納米制程到2014年的產(chǎn)能，將會大于2012年28納米制程的貢獻(xiàn)程度，而2014年第一年的產(chǎn)能也會高于28納米第一年的產(chǎn)能，20納米將會是明年臺積電的主力產(chǎn)品。
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3月29日消息，NVIDIA CEO黃仁勛近日在接受科技節(jié)目專訪時(shí)，對臺積電給出高度評價(jià)，稱其憑借先進(jìn)技術(shù)與客戶導(dǎo)向兩大核心優(yōu)勢，成為支撐全球AI需求快速轉(zhuǎn)化為實(shí)際產(chǎn)能的關(guān)鍵力量。
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臺積電
2nm
中國，上?！?026年3月26日——低功耗可編程領(lǐng)域的領(lǐng)導(dǎo)者，萊迪思半導(dǎo)體(NASDAQ: LSCC)今日宣布正式加入英偉達(dá)(NVIDIA) Halos AI系統(tǒng)檢測實(shí)驗(yàn)室生態(tài)體系。該實(shí)驗(yàn)室是首個(gè)獲得美國國家標(biāo)準(zhǔn)協(xié)會認(rèn)...
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物理人工智能
傳感器
FPGA
在工業(yè)自動化的“神經(jīng)網(wǎng)絡(luò)”中，EtherCAT憑借其獨(dú)特的“飛過處理”機(jī)制，已成為實(shí)時(shí)控制領(lǐng)域的王者。不同于傳統(tǒng)以太網(wǎng)的存儲轉(zhuǎn)發(fā)，EtherCAT數(shù)據(jù)幀在經(jīng)過每個(gè)從站時(shí)，硬件直接從中提取數(shù)據(jù)并插入響應(yīng)，這種“邊飛邊修”的...
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EtherCAT
FPGA
總線
在復(fù)雜的SoC芯片設(shè)計(jì)流程中，硬件與軟件的“割裂”往往是導(dǎo)致項(xiàng)目延期的元兇。當(dāng)RTL代碼還在仿真階段時(shí)，軟件團(tuán)隊(duì)只能基于指令集模擬器（ISS）進(jìn)行開發(fā)，不僅速度慢如蝸牛，且無法捕捉真實(shí)硬件的時(shí)序細(xì)節(jié)。此時(shí)，F(xiàn)PGA原型驗(yàn)...
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SoC
硬件加速
FPGA
在工業(yè)4.0浪潮中，邊緣計(jì)算網(wǎng)關(guān)正成為連接物理世界與數(shù)字世界的核心樞紐。面對多路傳感器產(chǎn)生的海量數(shù)據(jù)洪流，傳統(tǒng)單芯片架構(gòu)已難以滿足實(shí)時(shí)性與算力的雙重需求。NVIDIA Jetson與FPGA的異構(gòu)組合，通過"前端FPGA...
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邊緣計(jì)算
NVIDIA Jetson
FPGA
在高速網(wǎng)絡(luò)通信領(lǐng)域，F(xiàn)PGA憑借其并行處理能力成為實(shí)現(xiàn)以太網(wǎng)MAC（媒體訪問控制）層的理想平臺。然而，面對1G甚至10Gbps的線速流量，傳統(tǒng)的“軟件式”逐包處理早已力不從心。構(gòu)建高效的包處理流水線（Packet Pro...
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以太網(wǎng)
MAC
FPGA
在FPGA實(shí)現(xiàn)數(shù)字信號處理（DSP）算法時(shí)，DSP Slice作為專用硬件資源，其利用效率直接影響系統(tǒng)性能與成本。本文聚焦乘加運(yùn)算（MAC）的優(yōu)化實(shí)現(xiàn)，分享流水線設(shè)計(jì)與資源復(fù)用的實(shí)用技巧，幫助開發(fā)者在有限資源下實(shí)現(xiàn)更高吞...
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FPGA
DSP
在異構(gòu)計(jì)算的浪潮中，F(xiàn)PGA憑借其可重構(gòu)特性與高能效比，成為突破算力瓶頸的“利刃”。然而，當(dāng)我們試圖通過OpenCL將FPGA納入統(tǒng)一計(jì)算平臺時(shí)，一個(gè)巨大的幽靈始終盤旋在系統(tǒng)上方——內(nèi)存帶寬瓶頸。PCIe總線的有限帶寬與...
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OpenCL
FPGA
將成熟的ASIC設(shè)計(jì)遷移至FPGA平臺，絕非簡單的“復(fù)制粘貼”。ASIC設(shè)計(jì)追求極致的能效比和定制化物理布局，而FPGA受限于固定的邏輯單元（LUT、FF、DSP、BRAM）架構(gòu)，直接移植往往導(dǎo)致資源利用率低下甚至?xí)r序收...
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ASIC
FPGA
在高性能FPGA設(shè)計(jì)中，DSP48E2 Slice絕非僅僅是一個(gè)簡單的乘法單元。若將其僅視為“硬件乘法器”，將極大浪費(fèi)其潛在的算力。作為Xilinx UltraScale+架構(gòu)的核心算術(shù)引擎，DSP48E2集成了預(yù)加器、...
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DSP48E2
FPGA
在浩瀚宇宙中，高能粒子如隱形的子彈，時(shí)刻轟擊著航天器的電子核心。對于FPGA而言，單粒子翻轉(zhuǎn)（SEU）可能導(dǎo)致邏輯狀態(tài)突變，引發(fā)災(zāi)/難性后果。此時(shí)，三模冗余（TMR）技術(shù)便成為守護(hù)系統(tǒng)可靠的“神盾”，它通過硬件代價(jià)換取極...
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抗輻射加固設(shè)計(jì)
FPGA
三模冗余
在FPGA設(shè)計(jì)中，資源不足是工程師常面臨的“緊箍咒”。當(dāng)復(fù)雜的數(shù)字信號處理（DSP）算法或神經(jīng)網(wǎng)絡(luò)模型所需的邏輯單元（LUT）和DSP Slice遠(yuǎn)超芯片容量時(shí)，直接映射往往行不通。此時(shí)，Time-Multiplexin...
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資源復(fù)用
Time-Multiplexing
FPGA
在硬件加速的星辰大海中，F(xiàn)PGA（現(xiàn)場可編程門陣列）宛如一顆璀璨的明珠，以其無與倫比的并行計(jì)算能力和靈活性，成為打破摩爾定律瓶頸的“破局者”。然而，昂貴的硬件成本與漫長的開發(fā)周期曾讓無數(shù)開發(fā)者望而卻步。如今，AWS F1...
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FPGA
云平臺
在硬件設(shè)計(jì)的浪潮中，RISC-V架構(gòu)憑借其開放性與模塊化，已成為創(chuàng)新的“黃金賽道”。而FPGA則為這種創(chuàng)新提供了無限可能的“試驗(yàn)田”。通過將Rocket Chip生成器與FPGA結(jié)合，開發(fā)者不僅能快速構(gòu)建定制化SoC，更...
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RISC-V
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Rocket Chip
在高性能FPGA設(shè)計(jì)中，時(shí)序收斂是決定系統(tǒng)穩(wěn)定性的核心挑戰(zhàn)。隨著工藝節(jié)點(diǎn)演進(jìn)至7/nm及以下，時(shí)鐘頻率突破GHz門檻，自動布局布線工具常因資源競爭或路徑過長導(dǎo)致關(guān)鍵路徑時(shí)序違例。此時(shí)，手動布局與布線約束成為突破瓶頸的關(guān)鍵...
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FPGA
時(shí)序收斂
在邊緣計(jì)算與物聯(lián)網(wǎng)快速發(fā)展的背景下，F(xiàn)PGA憑借其并行計(jì)算特性和低功耗優(yōu)勢，成為實(shí)時(shí)AI推理的理想硬件平臺。本文將系統(tǒng)闡述如何將TensorFlow/PyTorch模型通過量化、編譯等步驟部署到Xilinx DPU（深度...
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AI模型
FPGA
ensorFlow
PyTorch
在工業(yè)控制、通信基站等高可靠性系統(tǒng)中，F(xiàn)PGA的靜態(tài)配置模式難以滿足功能升級與故障修復(fù)的實(shí)時(shí)性需求。動態(tài)重配置（Partial Reconfiguration, PR）技術(shù)允許在系統(tǒng)運(yùn)行期間修改FPGA部分區(qū)域邏輯，實(shí)現(xiàn)...
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FPGA
動態(tài)重配置
在復(fù)雜SoC設(shè)計(jì)驗(yàn)證中，多片F(xiàn)PGA互聯(lián)已成為突破單芯片資源限制的關(guān)鍵方案。然而，跨芯片信號傳輸帶來的布線延遲和引腳分配沖突，常導(dǎo)致系統(tǒng)性能下降甚至功能異常。本文基于Xilinx Virtex UltraScale+系列...
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FPGA
布線
SoC
在FPGA設(shè)計(jì)中，時(shí)序收斂是工程師面臨的終/極挑戰(zhàn)。當(dāng)系統(tǒng)時(shí)鐘頻率突破200MHz時(shí)，建立時(shí)間（Setup Time）往往成為阻礙設(shè)計(jì)成功的"后一公里"難題。本文將深入解析Vivado和Quartus工具鏈中的物理優(yōu)化策...
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Vivado
Quartus
FPGA
時(shí)序收斂
2026年3月18日 – 專注于引入新品的全球電子元器件和工業(yè)自動化產(chǎn)品授權(quán)代理商貿(mào)澤電子 (Mouser Electronics) 即日起開售Altera全新Agilex? 5 FPGA和SoC產(chǎn)品。Agilex 5系...
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FPGA
SoC
數(shù)據(jù)中心
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