Mentor董事會主席兼CEOWallyRhines在9月3日于北京舉行的Mentor中國論壇上指出，數(shù)字半導體工藝目前已進入28nm階段，但制造企業(yè)一直以來都在應對來自成本方面的壓力。Mentor的RET/OPC解決方案為中國的芯片代工廠提供了緩解成本壓力的有效方法。

他認為，摩爾定律現(xiàn)在仍然有效，但只是“學習曲線——成本降低曲線”（見圖1）的一種特例。進入20nm、14/16nm及10nm工藝時代后，摩爾定律可能會失效，每個晶體管成本每年的下降速度不到30%，這導致企業(yè)面臨的成本挑戰(zhàn)會更加嚴峻。

以下4類企業(yè)①供應鏈商：芯片生產(chǎn)、光刻和掩膜制造、裝配、自動測試等半導體設備制造商及EDA軟件商；②代工廠；③芯片設計商④電子產(chǎn)品整機商，這些廠商的利潤會受到不同程度的較大擠壓。而在以往10年間，前三類廠商的邊際毛利基本保持在20~50%，電子產(chǎn)品整機商稍低，約在10%。

只有通過不斷的技術創(chuàng)新，提高產(chǎn)能，降低成本，才有可能保護現(xiàn)有的利潤空間。

對于20nm以下工藝，Mentor得到了臺積電等的多種合作支持。

臺積電在20nm工藝的DRC設計規(guī)則優(yōu)化中，采用CalibrePERC工具，可以縮短簽發(fā)（Signoff）運行時間。

Calibre物理驗證平臺已經(jīng)通過臺積電16nmFinFET工藝的設計參考手冊（DRM）第0.1版與SPICE模型工具認證。

CalibreRealTime平臺支持Cadence的Virtuoso6.1.5版，及Synopsys的LakerOA/DB。在20nm布局方面，生產(chǎn)率可提高25%~100%。

臺積電在20nm光刻工藝檢查（LPC）中將采用Mentor統(tǒng)一DFM引擎中的Calibre圖形匹配工具。

臺積電的3DIC/硅通孔流程，即CoWoS（ChiponWaferonSilicon），采用Mentor的設計、驗證、熱管理和測試解決方案。

另外，Rhines指出，EDA在發(fā)展節(jié)奏上，相對其他行業(yè)有1-2年的緩沖期，因此2013年中國及全球經(jīng)濟增長放緩不會馬上對EDA行業(yè)造成影響。不過他并未明示將采取何種措施應對未來1、2年可能出現(xiàn)的不利影響。

Rhines分析預測，2013年，EDA行業(yè)成長勢頭很樂觀，尤其是硬件仿真器和IP這兩個領域。Veloce硬件仿真器在上半年的訂單已達2012年全年銷售額之和，第二季度和上半年訂單量分別同比增長70%和85%。功能驗證工具和Calibre物理驗證/后端驗證工具，在第二季度分別同比增長156%和140%。

他總結硬件仿真器旺銷的原因時指出，現(xiàn)在微處理器廠商已不在運行速度上大做文章了，基本達到1-3GHz即可。他們更重視多核技術，而在這方面，軟件仿真從性能上來看沒有技術優(yōu)勢，因此只有硬件仿真能獲得市場機遇。

談到中國市場的重要性時，Rhines表示，大陸市場份額占Mentor全球總營收的8%,其中還包括外資公司部分。若剔除這部分，本土企業(yè)的需求相對較低，主要因為大陸設計公司的水平與歐美的差距很大。不過，路只能一步一步走，芯片設計和制造領域沒有捷徑可尋，要靠長期積累。