臺積電從20nm級開始只采用一種工藝。在20nm以前的級別中，會根據(jù)用途準備多種工藝，比如，28nm就有“HP”、“HPM”、“HPL”以及“LP”工藝。而20nm只有“20SOC”一種工藝。據(jù)介紹，20SOC是在28nm工藝中備受好評的、兼顧低功耗和高性能的“HPM”的新版本。尖端工藝的應用領域幾乎都是移動設備用SoC，考慮到這種現(xiàn)狀，可以說采用一種工藝是很穩(wěn)妥的。如果今后20nm不再是尖端工藝，很可能會增加新的工藝。


Reference Flow的走勢。臺積電網站的數(shù)據(jù)（點擊放大）

主要的R＆D項目。臺積電網站的數(shù)據(jù)（點擊放大）
對于臺積電來說，20nm工藝是采用平面晶體管的最后一代工藝。目前，20SOC正處于風險量產（可靠性評估為168個小時）階段。將在2014年第一季度臺南F14 P5生產線投產時轉為全面量產（可靠性評估在1000個小時以上）。據(jù)石原介紹，20SOC的芯片開發(fā)方案目前有25個，其中有5個已流片（完成了設計），正在進行風險量產。

Coretx-A57能以Fmax工作

從接下來的16nm工藝開始，將進入立體晶體管（FinFET）時代。16nm FinFET工藝的風險量產預定在2013年底開始。臺積電已經通過16nm FinFET工藝，試制完成了配備SRAM、環(huán)形振蕩器以及ARM處理器內核“Cortex-A57”的測試芯片。現(xiàn)已證實，該測試芯片能夠以性能指標中的最大工作頻率（Fmax）工作。

以16nm FinFET工藝制造的IC的設計環(huán)境已經具備。臺積電在2013年10月1日于美國加利福尼亞州San Jose舉行的“TSMC 2013 Open Innovation Platform（OIP，開放創(chuàng)新平臺） Ecosystem Forum”上，發(fā)布了2013年版的“Reference Flow”。2013年版的焦點是支持16nm FinFET。據(jù)石原介紹，目前16nm FinFET的芯片開發(fā)計劃有30個，超過了20SOC。

2013年的R＆D投資為15億美元

在OIP Ecosystem Forum上，臺積電推出了OIP的“進化版”——“Grand Alliance”（大聯(lián)盟）。OIP將EDA供應商、IP內核提供商等為芯片設計提供支援的合作企業(yè)聯(lián)合到了一起。Grand Alliance的成員除了OIP的合作企業(yè)以外，還包括半導體制造裝置廠商、材料廠商以及顧客，形成了利用尖端工藝共同開發(fā)芯片的氛圍，如同命運共同體。可以說，Grand Alliance的成立就是臺積電的影響力更勝以往的證明。

今后，臺積電將不斷推進微細化，同時進行More Than Moore的開發(fā)，比如三維封裝的開發(fā)等。目前，從事R＆D的工程師的人數(shù)為4200人。R＆D的投資額逐年上升，2013年為115億美元。（記者：小島 郁太郎，Tech-On！）