益華電腦(Cadence Design Systems)宣布，其數(shù)位、客制與 signoff 工具已經(jīng)實現(xiàn)了創(chuàng)新的方法，讓客戶能夠享受晶圓代工大廠臺積電(TSMC)具備臺積公司更高效能、更低功耗與更小面積等優(yōu)勢的 16nm FinFET 制程。
臺積電 16nm客制設計參考流程(Custom Design Reference Flow)是以目前進行的 16nm FinFET工具認證為基礎而開發(fā)的，目前是在設計參考手冊(Design Rule Manual，DRM)的V0.5版與SPICE模型；兩家公司將繼續(xù)認證直到V1.0版本。

Cadence 數(shù)位設計工具適用在16nm FinFET 四核心設計，在臺積電 16nm參考流程中融入ARM Cortex-A15 行動處理器以利方法驗證，目標是要大幅改善客戶設計能力、效能與面積(PPA)。這個流程是運用 Cadence Encounter 數(shù)位設計實現(xiàn)系統(tǒng)(Digital Implementation System)而建置的，并包括 Cadence signoff工具：Physical Verification System、QRC Extraction、Tempus? Timing Signoff解決方案與Encounter Power System。

臺積電 16nm 客制設計參考流程融合了最佳化16nm純正 SKILL 制程設計套件(process design kits，PDKs)的使用，透過在每個設計階段都應用一些鰭(fins)，搭配強化生產(chǎn)力的全套卓越 Virtuoso 功能以實現(xiàn)頂尖的客制/類比設計，成就創(chuàng)新的FinFET客制設計流程。嶄新功能包括運用模組產(chǎn)生器(modgens)的FinFET客制布局、FinFET自動對準與鄰接(abutment)、支援布局自動化的先進規(guī)則，以及fluid guard ring產(chǎn)生。

流程中的客制/類比工具包括Virtuoso Schematic Editor、Virtuoso Layout Suite、Virtuoso Analog Design Environment與Spectre Simulator。流程中的Signoff工具則包括QRC Extraction、Physical Verification System與Virtuoso Power System。