益華電腦(Cadence Design Systems)宣布，其數(shù)位、客制與 signoff 工具已經(jīng)實(shí)現(xiàn)了創(chuàng)新的方法，讓客戶(hù)能夠享受晶圓代工大廠(chǎng)臺(tái)積電(TSMC)具備臺(tái)積公司更高效能、更低功耗與更小面積等優(yōu)勢(shì)的 16nm FinFET 制程。
臺(tái)積電 16nm客制設(shè)計(jì)參考流程(Custom Design Reference Flow)是以目前進(jìn)行的 16nm FinFET工具認(rèn)證為基礎(chǔ)而開(kāi)發(fā)的，目前是在設(shè)計(jì)參考手冊(cè)(Design Rule Manual，DRM)的V0.5版與SPICE模型；兩家公司將繼續(xù)認(rèn)證直到V1.0版本。

Cadence 數(shù)位設(shè)計(jì)工具適用在16nm FinFET 四核心設(shè)計(jì)，在臺(tái)積電 16nm參考流程中融入ARM Cortex-A15 行動(dòng)處理器以利方法驗(yàn)證，目標(biāo)是要大幅改善客戶(hù)設(shè)計(jì)能力、效能與面積(PPA)。這個(gè)流程是運(yùn)用 Cadence Encounter 數(shù)位設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)(Digital Implementation System)而建置的，并包括 Cadence signoff工具：Physical Verification System、QRC Extraction、Tempus? Timing Signoff解決方案與Encounter Power System。

臺(tái)積電 16nm 客制設(shè)計(jì)參考流程融合了最佳化16nm純正 SKILL 制程設(shè)計(jì)套件(process design kits，PDKs)的使用，透過(guò)在每個(gè)設(shè)計(jì)階段都應(yīng)用一些鰭(fins)，搭配強(qiáng)化生產(chǎn)力的全套卓越 Virtuoso 功能以實(shí)現(xiàn)頂尖的客制/類(lèi)比設(shè)計(jì)，成就創(chuàng)新的FinFET客制設(shè)計(jì)流程。嶄新功能包括運(yùn)用模組產(chǎn)生器(modgens)的FinFET客制布局、FinFET自動(dòng)對(duì)準(zhǔn)與鄰接(abutment)、支援布局自動(dòng)化的先進(jìn)規(guī)則，以及fluid guard ring產(chǎn)生。

流程中的客制/類(lèi)比工具包括Virtuoso Schematic Editor、Virtuoso Layout Suite、Virtuoso Analog Design Environment與Spectre Simulator。流程中的Signoff工具則包括QRC Extraction、Physical Verification System與Virtuoso Power System。