晶圓代工大廠臺積電(TSMC)日前宣布，在開放創(chuàng)新平臺(Open Innovation Platform，OIP)架構(gòu)下成功推出三套全新經(jīng)過矽晶驗證的參考流程，協(xié)助客戶實現(xiàn) 16FinFET 系統(tǒng)單晶片(SoC)與三維晶片堆疊封裝設(shè)計，電子設(shè)計自動化領(lǐng)導(dǎo)廠商與臺積公司已透過多種晶片測試載具合作開發(fā)并完成這些參考流程的驗證。
臺積電全新的參考流程如下：1. 16FinFET 數(shù)位參考流程提供完整的技術(shù)支援協(xié)助解決后平面式(Post-Planar)晶片設(shè)計的挑戰(zhàn)，包括粹取(Extraction)、量化線距布局(Quantized Pitch Placement)、低VDD電壓操作、電遷移、以及電源管理；2. 16FinFET客制化設(shè)計參考流程提供包括類比、混合信號、客制化數(shù)位與記憶體等電晶體級客制化設(shè)計與驗證；3. 三維積體電路(3D IC)參考流程能夠克服以三維堆疊方式進(jìn)行垂直整合時所帶來的新挑戰(zhàn)。

臺積電研究發(fā)展副總經(jīng)理侯永清表示：「這些參考流程讓設(shè)計人員能夠立即采用臺積公司的16FinFET制程技術(shù)進(jìn)行設(shè)計，并且為發(fā)展穿透電晶體堆疊(Through Transistor Stacking，TTS)技術(shù)的三維積體電路鋪路。對于臺積公司及其開放創(chuàng)新平臺設(shè)計生態(tài)環(huán)境夥伴而言，及早并完整地提供客戶先進(jìn)的矽晶片與生產(chǎn)技術(shù)著實是一項重大的里程碑?！?br>
臺積電的 16FinFET 數(shù)位參考流程使用ARM Cortex-A15多核心處理器做為驗證載具，協(xié)助設(shè)計人員采用此項新技術(shù)克服與FinFET結(jié)構(gòu)相關(guān)的挑戰(zhàn)，包括復(fù)雜的三維電阻電容模型(3D RC Modeling)與量化元件寬度(Quantized Device Width)。

此參考流程亦提供改善16奈米制程功耗、效能與面積的方法，包括低電壓操作分析、高電阻層繞線最佳化以便將電路電阻降到最低、以及針對以路徑與繪圖為基礎(chǔ)的分析(Path-Based Analysis and Graphic-Based Analysis)進(jìn)行比對以改善自動布局繞線(Automatic Place and Route,，APR)的時序收斂(Timing Closure)。 16FinFET客制化設(shè)計參考流程藉由解決在16FinFET制程下復(fù)雜度提升的挑戰(zhàn)來協(xié)助客戶實現(xiàn)客制化設(shè)計，并提供符合16奈米制造及可靠性之設(shè)計法則。

三維積體電路制程則藉由整合多個晶片于同一系統(tǒng)上以顯著提升在尺寸微縮、功耗與效能方面的優(yōu)勢；臺積公司提供的三維積體電路參考流程能夠解決以三維堆疊方式進(jìn)行垂直整合時所帶來的新挑戰(zhàn)，其主要特性包括穿透電晶體堆疊技術(shù)、矽穿孔(Through Silicon Via，TSV)/微凸塊及背面金屬繞線(Microbump and Back-side Metal Routing)、以及矽穿孔對矽穿孔耦合粹取(TSV-to-TSV Coupling Extraction)。