聯(lián)華電子(UMC)與新創(chuàng)公司SuVolta宣布聯(lián)手開發(fā)28nm低功耗制程技術，瞄準行動應用。該制程將SuVolta的深度耗盡信道(Deeply Depleted Channel；DDC)晶體管技術整合到聯(lián)電的28奈米High-K/Metal Gate (HKMG)高效能行動(HPM)制程。SuVolta與聯(lián)電正密切合作，利用DDC技術的優(yōu)勢來降低功耗，并提高SRAM的低電壓效能。
SuVolta表示，采用該公司DDC晶體管技術以65nm平面CMOS制程制造的ARM Cortex-Mo處理器核心，可實現(xiàn)最低功耗水準。 DDC技術采用摻雜技術開發(fā)電晶體基底平面，從而可為目前的FDSOI與FinFET制程帶來一種可打造低功耗邏輯晶體管的替代方式。SuVolta的DDC技術可實現(xiàn)類似FDSOI制程的結果，但卻能避免使用SOI初始晶圓的高額成本。
SuVolta表示，該公司目前已經(jīng)與業(yè)界主要的半導體制造商共同展開6項DDC計劃部署了，包括從65nm到20nm制程。SuVolta先前曾與Fujitsu Semiconductor合作，后來也傳與Globalfoundries聯(lián)手。該公司不只在行動應用處理器看到了巨大的市場機會，同時也著眼于DRAM 、影像與微控制器等可發(fā)揮其降低內(nèi)存功耗的領域。

SuVolta DDC PowerShrink低功耗技術與65nm平面CMOS制程比較（來源：SuVolta）
根據(jù)SuVolta表示，相較于同樣采用65nm CMOS制程且作業(yè)于1.2V電壓的ARM Cortex-M0處理器，利用DDC晶體管的ARM處理器在0.9 V作業(yè)時的建置更具優(yōu)勢，包括在相同350MHz時脈頻率時的功耗更低50%；在相同功耗條件時，時脈頻率更增加35%；或在相同工作電壓時實現(xiàn)更高55%的時脈頻率。
ARM處理器部門策略與行銷副總裁Noel Hurley表示：“ARM的傳承基于低功耗，因此能進一步改進功耗的技術，如SuVolta的DDC總是深受ARM及其合作伙伴的歡迎。SuVolta展示了DDC技術在ARM處理器的應用，可進一步降低功耗或顯著提高效能。隨著物聯(lián)網(wǎng)的擴展，可應用于傳感器和其它組件的創(chuàng)新型超低功耗技術對于確立ARM在這場機遇中的主導地位至關重要。”
聯(lián)電則與SuVolta共同利用DDC技術提供兩種高度靈活的應用方式：透過DDC PowerShrink低功耗平臺，所有晶體管都能用 DDC技術實現(xiàn)最佳功耗與效能優(yōu)勢；以及透過DDC DesignBoost 晶體管調(diào)換選項，以DDC晶體管取代現(xiàn)有設計中部分晶體管。該選項的典型應用是用DDC晶體管取代泄漏功耗大的晶體管來降低泄漏，或者取代SRAM位單元晶體管從而提高效能并降低最低工作電壓(Vmin)。
聯(lián)電先進技術開發(fā)處副總游萃蓉表示，在接下來的幾周或者幾個月，可望看到聯(lián)電與SuVolta共同開發(fā)的結果，從而進一步驗證 DDC 技術為聯(lián)電28奈米 HKMG 制程帶來的功耗與效能優(yōu)勢。透過將SuVolta的先進技術導入聯(lián)電HKMG制程，聯(lián)電將提供28奈米行動運算制程平臺，以完善現(xiàn)有的Poly-SiON及HKMG技術。”
SuVolta公司行銷與業(yè)務開發(fā)副總裁Jeff Lewis預計，SuVolta DDC技術與聯(lián)電28nmHKMG制程的整合過程可能花費一年的時間，其間將采用ARM測試芯片也是這項合作關系的一部分。預計該制程技術可在2014年提供給第三方廠商使用，并于2015年量產(chǎn)芯片。
Semico Research公司市場分析Rich Wawrzyniak表示，SuVolta的技術采用平面CMOS晶體管與Bulk CMOS制程，在提高性能的同時也降低了主動功耗與待機功耗。IHS公司分析師Len Jelinek則表示，“DDC技術可實現(xiàn)微縮至更小制程節(jié)點的好處，而不至于明顯增加設計成本，或移植到3D或FDSOI等新制程技術?！?br> SuVolta還宣布聘請Louis Parrillo作為該公司運營長(COO)，主導SuVolta DDC技術與幾家合作伙伴的整合計劃。Louis Parrillo曾經(jīng)任職Unity Semiconductor、Freescale、Spansion與Motorola等公司。