臺積電正多管齊下打造兼顧效能與功耗的新世代處理器。為優(yōu)化處理器性能并改善電晶體漏電流問題，臺積電除攜手矽智財(IP)業(yè)者，推進鰭式電晶體(FinFET)制程商用腳步外，亦計劃從晶圓導(dǎo)線(Interconnect)和封裝技術(shù)著手，加速實現(xiàn)三維晶片(3D IC)；同時也將提早布局新一代半導(dǎo)體材料，更進一步提升電晶體傳輸速度。

臺積電先進元件科技暨技術(shù)型電腦輔助設(shè)計(TCAD)部門總監(jiān)Carlos H. Diaz表示，由于行動處理器須兼具高效能、低功耗價值，且每代產(chǎn)品更迭迅速，因此晶圓廠已不能單純從制程微縮的角度出發(fā)，必須著眼晶圓制程相關(guān)的各個環(huán)節(jié)，方能滿足IC設(shè)計業(yè)者需求?；诖艘桓拍?，臺積電將同步改良電晶體、導(dǎo)線及封裝結(jié)構(gòu)，以提高晶片電晶體密度、傳輸速度，并降低漏電流。

臺積電先進元件科技暨TCAD部門總監(jiān)Carlos H. Diaz提到，臺積電亦已開始布局10奈米制程，正積極開發(fā)相關(guān)微影技術(shù)。
Diaz指出，臺積電將一改過去花2年時間跨入下一個制程世代的規(guī)畫，2014年發(fā)表20奈米(nm)方案后，將提早1年在2015年推出16奈米FinFET，以3D結(jié)構(gòu)增加電晶體密度并減少漏電流情形。該公司正攜手安謀國際(ARM)、Imagination推動FinFET試產(chǎn)，并加緊研發(fā)水浸潤式微影雙重曝光(Double-patterning)技術(shù)，以及極紫外光(EUV)單曝光，期提早跨越量產(chǎn)成本門檻。

至于晶圓導(dǎo)線和封裝結(jié)構(gòu)部分，臺積電計劃以2.5D/3D IC方案，克服高密度晶片整合、散熱和連接功耗等問題。Diaz強調(diào)，平面式晶片已逐漸面臨效能、功耗改善的瓶頸，晶圓廠須取法3D電晶體概念，利用矽穿孔(TSV)等封裝技術(shù)革新，達成晶片子系統(tǒng)堆疊設(shè)計；同時還須針對晶圓后段導(dǎo)線制程(BEOL)導(dǎo)入新一代低介電常數(shù)(Low K)材質(zhì)，以縮減金屬導(dǎo)線互連的RC Delay。

Diaz也指出，半導(dǎo)體制程加速演進，矽材料的物理極限已近在咫尺，驅(qū)動晶圓廠提早展開換料布局，包括三五族(III-V)、鎳或鍺等材料均是極具發(fā)展?jié)摿Φ奶娲x項。為鞏固晶圓代工市場龍頭地位，臺積電已在全球各個知名大學(xué)、研究機構(gòu)發(fā)起下世代半導(dǎo)體材料研究計劃，藉以強化晶圓生產(chǎn)各段的技術(shù)能量。