專家：FinFET具發(fā)展?jié)摿Φ渤錆M風險
[導(dǎo)讀]在新思科技(Synopsys)于美國矽谷舉行年度使用者大會上，參與一場座談會的產(chǎn)業(yè)專家表示，鰭式電晶體(FinFET)雖有發(fā)展?jié)摿?，但也有風險，而且該技術(shù)的最佳時機尚未達到。
來自晶圓代工業(yè)者 Globalfoundries 的技術(shù)主管
在新思科技(Synopsys)于美國矽谷舉行年度使用者大會上，參與一場座談會的產(chǎn)業(yè)專家表示，鰭式電晶體(FinFET)雖有發(fā)展?jié)摿Γ灿酗L險，而且該技術(shù)的最佳時機尚未達到。
來自晶圓代工業(yè)者 Globalfoundries 的技術(shù)主管指出，該種 3D電晶體架構(gòu)將在14奈米制程節(jié)點帶來性能的提升，功耗也會比目前 28奈米制程降低60%；不過也有其他與會專家指出，該種電晶體架構(gòu)因為電容增加，使得一些設(shè)計上的老問題更加嚴重，同時帶來新挑戰(zhàn)。
處理器設(shè)計業(yè)者Cavium Networks的IC工程副總裁Anil Jain表示，與目前的 28奈米制程相較，F(xiàn)inFET每微米(micron)閘極電容(gate capacitance)增加了66%的電容，回到與過去130奈米節(jié)點平面電晶體架構(gòu)的水準；他補充指出，電容會讓高階晶片的性能提升與動態(tài)功率微縮(dynamic power scaling)受限。
「我們擁有這些美麗的(3D)電晶體，但我們無法讓它們跑太遠；」Jain指出：「動態(tài)功率會失控?！勾送馑脖硎荆骸肝覀冞@些設(shè)計高性能元件的人，還沒看到核心電壓(core voltage)微縮方面有太多改善。」
Cavium 估計FinFET將使閘極電容提升40%
Jain呼吁 EDA 供應(yīng)商提供在控制交換功率與隔離電磁缺陷(isolating electromagnetic faults)方面表現(xiàn)更好的設(shè)計工具：「FinFET并非容易轉(zhuǎn)換的技術(shù)，直到成功的那天我們都得為此付出代價，所以拜托不要讓我們傾家蕩產(chǎn)。」
高通(Qualcomm)晶片設(shè)計部門工程副總裁Michael Campbell則表示，不同晶圓代工廠的FinFET架構(gòu)：「很類似，但并非完全一樣。你只能在特定的方向蝕刻，而且蝕刻工具是共用的──這些是它們有相似性的原因──但各家晶圓代工廠其實在空間壁(spatial walls)與擴散(diffusion)方面用的技巧不同?！?br>
Campbell指出，從英特爾(Intell)的22奈米 FinFET 圖片可以看到不規(guī)則的錐狀壁(tapered wall)，那可能會沖擊平面電晶體的缺陷模型：「這需要新的測試技術(shù)以及非常密切的合作夥伴關(guān)系，才能完成適當?shù)目蓽y試設(shè)計?！?br>
而Campbell表示，在EDA領(lǐng)域，新思的：「Yield Explorer是很不錯的工具，但仍是鎖定平面電晶體架構(gòu)──該公司需要推出針對3D電晶體架構(gòu)的工具。他指出，無論是新思或其他EDA供應(yīng)商的設(shè)計工具，都嚴重缺乏將簡易的ATE圖形壓縮的方案，以供向后查找缺陷。
2014年底可望看到FinFET架構(gòu)晶片？
如果以上的問題能獲得解決，Jain與Campbell都預(yù)期會在 2014年底看到一些首批14奈米FinFET晶片問世。
「我會說該制程技術(shù)已經(jīng)接近準備就緒，但設(shè)計流程還在開發(fā)階段。」Campbell：「目前我們已經(jīng)打造出2,000萬閘的(14奈米FinFET)測試晶片，但未來商用產(chǎn)品將會達到20億閘。」他的說法為該技術(shù)的未來發(fā)展提供了一些評量參考。
新思IP核心業(yè)務(wù)總經(jīng)理Joachim Kunkel則從另一種角度提供了FinFET技術(shù)迄今進展的概要，他的部門在 2012年4月完成20奈米測試晶片投片，采用雙重圖形(double patterning)，展現(xiàn)可運作的MIPI、PCI Express與USB等介面功能；接下來的14奈米晶片會是功能比較簡單的元件，主要鎖定記憶體功能，不過還未出廠。
「FinFET的設(shè)計參數(shù)跟平面電晶體大不相同?！筀unkel指出：「目前各家晶圓代工廠FinFET制成之間的差異性很明顯，讓我們每次(進行IP開發(fā))時都得重頭開始；而且大多數(shù)FinFET制程與設(shè)計工具仍在開發(fā)階段，也讓該工作加重?！?br>
高通的Campell補充，F(xiàn)inFET：「會讓你需要徹底重新評估元件架構(gòu)──包括區(qū)分元件以及最佳化的方法──這是一大改變?！篃o論如何，如Globalfoundries設(shè)計解決方案副總裁Subramani Kengeri所言：「整個產(chǎn)業(yè)界正在嘗試達成第一代FinFET元件的及時量產(chǎn)(time to volume)?！?br>
Kengeri指出，為了趕上已經(jīng)量產(chǎn)22奈米FinFET制程的英特爾，晶圓代工業(yè)者已經(jīng)同意采取兩個步驟：一是因應(yīng)20奈米節(jié)點采用193奈米微影、雙重圖形技術(shù)的需求，二是在仍采用20奈米制作「后段(back end)」互連導(dǎo)線的制程節(jié)點，將14奈米FinFET加入「前段(front end)」制程運用的元件。
三星(Samsung)邏輯元件基礎(chǔ)架構(gòu)設(shè)計中心資深副總裁Kyu-Myung Choi重申，該公司已經(jīng)承諾在2013年底將讓「風險量產(chǎn)(risk production)」用的14奈米FinFET制程準備就緒；而Choi與Kengeri都表示，目前14奈米節(jié)點的良率以及性能表現(xiàn)都合乎預(yù)期。
編譯：Judith Cheng
(參考原文： FinFET race holds promises, perils，by Rick Merritt)
來自晶圓代工業(yè)者 Globalfoundries 的技術(shù)主管指出，該種 3D電晶體架構(gòu)將在14奈米制程節(jié)點帶來性能的提升，功耗也會比目前 28奈米制程降低60%；不過也有其他與會專家指出，該種電晶體架構(gòu)因為電容增加，使得一些設(shè)計上的老問題更加嚴重，同時帶來新挑戰(zhàn)。
處理器設(shè)計業(yè)者Cavium Networks的IC工程副總裁Anil Jain表示，與目前的 28奈米制程相較，F(xiàn)inFET每微米(micron)閘極電容(gate capacitance)增加了66%的電容，回到與過去130奈米節(jié)點平面電晶體架構(gòu)的水準；他補充指出，電容會讓高階晶片的性能提升與動態(tài)功率微縮(dynamic power scaling)受限。
「我們擁有這些美麗的(3D)電晶體，但我們無法讓它們跑太遠；」Jain指出：「動態(tài)功率會失控?！勾送馑脖硎荆骸肝覀冞@些設(shè)計高性能元件的人，還沒看到核心電壓(core voltage)微縮方面有太多改善。」
Cavium 估計FinFET將使閘極電容提升40%
Jain呼吁 EDA 供應(yīng)商提供在控制交換功率與隔離電磁缺陷(isolating electromagnetic faults)方面表現(xiàn)更好的設(shè)計工具：「FinFET并非容易轉(zhuǎn)換的技術(shù)，直到成功的那天我們都得為此付出代價，所以拜托不要讓我們傾家蕩產(chǎn)。」
高通(Qualcomm)晶片設(shè)計部門工程副總裁Michael Campbell則表示，不同晶圓代工廠的FinFET架構(gòu)：「很類似，但并非完全一樣。你只能在特定的方向蝕刻，而且蝕刻工具是共用的──這些是它們有相似性的原因──但各家晶圓代工廠其實在空間壁(spatial walls)與擴散(diffusion)方面用的技巧不同?！?br>
Campbell指出，從英特爾(Intell)的22奈米 FinFET 圖片可以看到不規(guī)則的錐狀壁(tapered wall)，那可能會沖擊平面電晶體的缺陷模型：「這需要新的測試技術(shù)以及非常密切的合作夥伴關(guān)系，才能完成適當?shù)目蓽y試設(shè)計?！?br>
而Campbell表示，在EDA領(lǐng)域，新思的：「Yield Explorer是很不錯的工具，但仍是鎖定平面電晶體架構(gòu)──該公司需要推出針對3D電晶體架構(gòu)的工具。他指出，無論是新思或其他EDA供應(yīng)商的設(shè)計工具，都嚴重缺乏將簡易的ATE圖形壓縮的方案，以供向后查找缺陷。
2014年底可望看到FinFET架構(gòu)晶片？
如果以上的問題能獲得解決，Jain與Campbell都預(yù)期會在 2014年底看到一些首批14奈米FinFET晶片問世。
「我會說該制程技術(shù)已經(jīng)接近準備就緒，但設(shè)計流程還在開發(fā)階段。」Campbell：「目前我們已經(jīng)打造出2,000萬閘的(14奈米FinFET)測試晶片，但未來商用產(chǎn)品將會達到20億閘。」他的說法為該技術(shù)的未來發(fā)展提供了一些評量參考。
新思IP核心業(yè)務(wù)總經(jīng)理Joachim Kunkel則從另一種角度提供了FinFET技術(shù)迄今進展的概要，他的部門在 2012年4月完成20奈米測試晶片投片，采用雙重圖形(double patterning)，展現(xiàn)可運作的MIPI、PCI Express與USB等介面功能；接下來的14奈米晶片會是功能比較簡單的元件，主要鎖定記憶體功能，不過還未出廠。
「FinFET的設(shè)計參數(shù)跟平面電晶體大不相同?！筀unkel指出：「目前各家晶圓代工廠FinFET制成之間的差異性很明顯，讓我們每次(進行IP開發(fā))時都得重頭開始；而且大多數(shù)FinFET制程與設(shè)計工具仍在開發(fā)階段，也讓該工作加重?！?br>
高通的Campell補充，F(xiàn)inFET：「會讓你需要徹底重新評估元件架構(gòu)──包括區(qū)分元件以及最佳化的方法──這是一大改變?！篃o論如何，如Globalfoundries設(shè)計解決方案副總裁Subramani Kengeri所言：「整個產(chǎn)業(yè)界正在嘗試達成第一代FinFET元件的及時量產(chǎn)(time to volume)?！?br>
Kengeri指出，為了趕上已經(jīng)量產(chǎn)22奈米FinFET制程的英特爾，晶圓代工業(yè)者已經(jīng)同意采取兩個步驟：一是因應(yīng)20奈米節(jié)點采用193奈米微影、雙重圖形技術(shù)的需求，二是在仍采用20奈米制作「后段(back end)」互連導(dǎo)線的制程節(jié)點，將14奈米FinFET加入「前段(front end)」制程運用的元件。
三星(Samsung)邏輯元件基礎(chǔ)架構(gòu)設(shè)計中心資深副總裁Kyu-Myung Choi重申，該公司已經(jīng)承諾在2013年底將讓「風險量產(chǎn)(risk production)」用的14奈米FinFET制程準備就緒；而Choi與Kengeri都表示，目前14奈米節(jié)點的良率以及性能表現(xiàn)都合乎預(yù)期。
編譯：Judith Cheng
(參考原文： FinFET race holds promises, perils，by Rick Merritt)
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