雖然開發(fā)先進微縮制程的成本與技術(shù)難度愈來愈高，但站在半導(dǎo)體制程前端的大廠們?nèi)岳^續(xù)在這條道路上努力著。Cadence日前宣布，配備運用IBM的FinFET制程技術(shù)而設(shè)計實現(xiàn)之ARM Cortex-M0處理器的14奈米測試晶片已投入試產(chǎn)。
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14奈米生態(tài)系統(tǒng)與晶片是ARM、Cadence與IBM合作在14奈米以上的先進制程開發(fā)系統(tǒng)晶片(SoCs)之多年期協(xié)議的重大里程碑。運用FinFET技術(shù)的14奈米設(shè)計SoC實現(xiàn)了大幅減少耗電的承諾。這個晶片之所以開發(fā)，是為了要驗證14奈米設(shè)計專屬基礎(chǔ)IP的建構(gòu)基塊。除了ARM處理器、SRAM記憶體區(qū)塊之外，還包含了其他區(qū)塊，為以FinFET為基礎(chǔ)的ARM Artisan實體IP的基礎(chǔ)IP開發(fā)工作提供不可或缺的特性資料。
在14奈米的設(shè)計上，多數(shù)的挑戰(zhàn)來自于FinFET技術(shù)，ARM設(shè)計工程師們運用建立在IBM的絕緣層上覆矽(silicon-on-insulator，SOI)技術(shù)之上的14奈米FinFET技術(shù)的ARM Cortex-M0處理器，提供最佳的效能/功耗組合。采用周延的14奈米雙重曝光與FinFET支援方法，搭配使用Cadence技術(shù)的工程人員來??設(shè)計FinFET 3D電晶體晶片。
「這次14奈米測試晶片試產(chǎn)是我們在SOI上運用內(nèi)建的電介質(zhì)隔離功能，而在FinFET取得的重大進展?！笽BM半導(dǎo)體研發(fā)中心副總裁Gary Patton表示：「事實上，Cadence與ARM在設(shè)計解決方案上協(xié)同作業(yè)，將這個以IBM的FinFET技術(shù)為基礎(chǔ)的測試晶片投入試產(chǎn)。我們?nèi)詫⒗^續(xù)合作，在14奈米以上兌現(xiàn)全空乏型(fully depleted) SOI FinFET裝置的卓越功耗、效能與變異性控制的承諾?！?br>為了成功試產(chǎn)，工程師們必須要有14奈米與FinFET規(guī)則臺(rule decks)以及更佳的時序分析的支援。這個晶片是運用Cadence Encounter Digital Implementation (EDI)系統(tǒng)而設(shè)計實現(xiàn)的，具備運用Cadence Virtuoso工具而設(shè)計的ARM 8-track 14奈米FinFET標(biāo)準(zhǔn)單元庫。
EDI系統(tǒng)提供按照以FinFET為基礎(chǔ)的14奈米DRC規(guī)則執(zhí)行設(shè)計實現(xiàn)所需的先進數(shù)位功能，并納入全新GigaOpt最佳化技術(shù)，享受FinFET技術(shù)所提供的功耗與效能優(yōu)勢。此外，這個解決方案也運用通過生產(chǎn)驗正的雙重曝光更正設(shè)計實現(xiàn)功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供支援14奈米FinFET結(jié)構(gòu)的14nm時序與電源signoff功能。