益華電腦(Cadence Design Systems)宣布，晶圓代工大廠臺(tái)積電(TSMC)透過(guò)開發(fā) CoWoS 測(cè)試載具，包含SoC與 Cadence Wide I/O記憶體控制器和實(shí)體層IP，已經(jīng)驗(yàn)證 Cadence 3D-IC 技術(shù)適用于其 CoWoS (chip-on-wafer-on-substrate)參考流程。這是晶圓廠市場(chǎng)區(qū)隔中第一個(gè)晶片驗(yàn)證的參考流程，能夠?qū)崿F(xiàn)多重晶粒整合，并且具備臺(tái)積電CoWo?與Cadence 3D-IC技術(shù)，使 3D-IC 設(shè)計(jì)成為電子公司具體可行的選項(xiàng)。
3D-IC 解決方案中的驗(yàn)證技術(shù)涵蓋Cadence Encounter RTL-to-signoff與 Virtuoso 客制/類比平臺(tái)；也包含Cadence系統(tǒng)級(jí)封裝產(chǎn)品，還有最近并購(gòu)的Sigrity 功率察覺(Power aware)晶片/封裝/電路板訊號(hào)完整性解決方案，幫助工程師們克服從規(guī)劃到設(shè)計(jì)實(shí)現(xiàn)、測(cè)試、分析與驗(yàn)證等的晶粒堆疊與矽載體的挑戰(zhàn)。

現(xiàn)在，Cadence Encounter Digital Implementation (EDI)系統(tǒng)、QRC萃取與Cadence實(shí)體驗(yàn)證系統(tǒng)中，已經(jīng)自動(dòng)支援能夠簡(jiǎn)化凸塊配置的臺(tái)積電獨(dú)家CoWoS復(fù)合凸塊單元。CoWoS參考流程擁有CoWoS設(shè)計(jì)套件的支援，還有臺(tái)積電測(cè)試載具的晶片驗(yàn)證結(jié)果。臺(tái)積電選用Cadence益華電腦高頻寬、低功耗Wide I/O控制器與實(shí)體設(shè)計(jì)IP解決方案，運(yùn)用CoWoS技術(shù)將SoC連結(jié)到Wide I/O DRAM，記憶體介面具備每秒超過(guò)100Gbit的巔峰資料傳輸率。

3D-IC技術(shù)為開發(fā)當(dāng)代復(fù)雜設(shè)計(jì)的工程師們提供許多關(guān)鍵優(yōu)勢(shì)，包括更高效能、更低耗電與更小的體積。臺(tái)積電的CoWoS是完善整合的制程技術(shù)，將眾多晶片黏接到單一裝置以減少耗電和體積，同時(shí)提供系統(tǒng)效能。

Cadence益華電腦3D-IC技術(shù)讓眾多晶片能夠在數(shù)位、客制與封裝環(huán)境中協(xié)同設(shè)計(jì)，在晶片與矽載體上實(shí)現(xiàn)矽穿孔(through-silicon vias，TSVs)，而且支援微凸塊對(duì)準(zhǔn)、配置、繞線、測(cè)試設(shè)計(jì)以及從系統(tǒng)觀點(diǎn)的分析和驗(yàn)證。Wide I/O控制器和實(shí)體證明了3D-IC技術(shù)在建置記憶體子系統(tǒng)方面的優(yōu)勢(shì)，實(shí)現(xiàn)更高的記憶體頻寬，而且大幅減少作業(yè)耗電。