益華電腦(Cadence Design Systems)宣布，晶圓代工大廠臺積電(TSMC)透過開發(fā) CoWoS 測試載具，包含SoC與 Cadence Wide I/O記憶體控制器和實體層IP，已經(jīng)驗證 Cadence 3D-IC 技術適用于其 CoWoS (chip-on-wafer-on-substrate)參考流程。這是晶圓廠市場區(qū)隔中第一個晶片驗證的參考流程，能夠實現(xiàn)多重晶粒整合，并且具備臺積電CoWo?與Cadence 3D-IC技術，使 3D-IC 設計成為電子公司具體可行的選項。
3D-IC 解決方案中的驗證技術涵蓋Cadence Encounter RTL-to-signoff與 Virtuoso 客制/類比平臺；也包含Cadence系統(tǒng)級封裝產(chǎn)品，還有最近并購的Sigrity 功率察覺(Power aware)晶片/封裝/電路板訊號完整性解決方案，幫助工程師們克服從規(guī)劃到設計實現(xiàn)、測試、分析與驗證等的晶粒堆疊與矽載體的挑戰(zhàn)。

現(xiàn)在，Cadence Encounter Digital Implementation (EDI)系統(tǒng)、QRC萃取與Cadence實體驗證系統(tǒng)中，已經(jīng)自動支援能夠簡化凸塊配置的臺積電獨家CoWoS復合凸塊單元。CoWoS參考流程擁有CoWoS設計套件的支援，還有臺積電測試載具的晶片驗證結果。臺積電選用Cadence益華電腦高頻寬、低功耗Wide I/O控制器與實體設計IP解決方案，運用CoWoS技術將SoC連結到Wide I/O DRAM，記憶體介面具備每秒超過100Gbit的巔峰資料傳輸率。

3D-IC技術為開發(fā)當代復雜設計的工程師們提供許多關鍵優(yōu)勢，包括更高效能、更低耗電與更小的體積。臺積電的CoWoS是完善整合的制程技術，將眾多晶片黏接到單一裝置以減少耗電和體積，同時提供系統(tǒng)效能。

Cadence益華電腦3D-IC技術讓眾多晶片能夠在數(shù)位、客制與封裝環(huán)境中協(xié)同設計，在晶片與矽載體上實現(xiàn)矽穿孔(through-silicon vias，TSVs)，而且支援微凸塊對準、配置、繞線、測試設計以及從系統(tǒng)觀點的分析和驗證。Wide I/O控制器和實體證明了3D-IC技術在建置記憶體子系統(tǒng)方面的優(yōu)勢，實現(xiàn)更高的記憶體頻寬，而且大幅減少作業(yè)耗電。