晶圓代工大廠臺(tái)積電(TSMC)資深研發(fā)副總裁蔣尚義(Shang-Yi Chiang)在日前于美國(guó)舉行的ARM技術(shù)論壇(TechCon)上表示，在接下來(lái)十年以FinFET技術(shù)持續(xù)進(jìn)行半導(dǎo)體工藝光刻的途徑是清晰可見的，可直達(dá)7納米節(jié)點(diǎn)；但在7納米節(jié)點(diǎn)以下，半導(dǎo)體工藝光刻的最大挑戰(zhàn)來(lái)自于經(jīng)濟(jì)，并非技術(shù)。

蔣尚義表示，他有信心半導(dǎo)體產(chǎn)業(yè)將在接下來(lái)十年找到克服7納米以下節(jié)點(diǎn)技術(shù)障礙的解決方案；但也指出，新技術(shù)雖然能實(shí)現(xiàn)7納米以下節(jié)點(diǎn)工藝芯片量產(chǎn)，卻可能得付出高昂代價(jià)：“當(dāng)工藝節(jié)點(diǎn)演進(jìn)，我們也看到晶圓制造價(jià)格比前一代工藝增加了許多。”

在ARM技術(shù)論壇的另一場(chǎng)專題演說(shuō)中，EDA供應(yīng)商Cadence Design Systems旗下Silicon Realization部門的資深研發(fā)副總裁徐季平(Chi-Ping Hsu)，簡(jiǎn)報(bào)了半導(dǎo)體工藝從32/28納米節(jié)點(diǎn)過(guò)渡到22/20納米節(jié)點(diǎn)的工藝技術(shù)研發(fā)成本增加幅度；他舉例指出，如果32/28納米節(jié)點(diǎn)縮需成本是12億美元，來(lái)到22/20納米節(jié)點(diǎn)，該成本規(guī)模將增加至21至30億美元。

至于芯片設(shè)計(jì)成本，則會(huì)從32納米節(jié)點(diǎn)所需的5,000萬(wàn)至9,000萬(wàn)美元，在22納米節(jié)點(diǎn)增加至1.2億至5億美元。徐季平并指出，在32納米節(jié)點(diǎn)，芯片銷售量需要達(dá)到3,000至4,000萬(wàn)顆，才能打平成本；但到了20納米節(jié)點(diǎn)，該門檻會(huì)提高至6,000萬(wàn)至1億顆。

FinFET是一種3D晶體管技術(shù)，目前正初步獲得芯片制造商的采用；大廠英特爾則是將其3D晶體管技術(shù)稱為“三柵極(tri-gate)”，業(yè)界預(yù)計(jì)該公司將在今年底推出采用3D晶體管技術(shù)所生產(chǎn)的22納米芯片樣品。

蔣尚義表示，22納米節(jié)點(diǎn)會(huì)是半導(dǎo)體產(chǎn)業(yè)采用平面晶體管技術(shù)(planar transistor)的最后一個(gè)世代：“在此之后，該技術(shù)就會(huì)功成身退。”