左為美國SuVolta公司總裁兼首席執(zhí)行官Bruce McWilliams，右為該公司高級市場副總裁兼業(yè)務開發(fā)經理Jeff Lewis（點擊放大）

可用于28nm工藝high-k及金屬柵極工藝（點擊放大）
美國SuVolta公司表示，LSI工作速度不減而功耗降至1/2的低功耗CMOS技術“PowerShrink”還能用于28nm工藝high-k及金屬柵極工藝。該公司認為“20nm工藝以后也可使用”（該公司總裁兼首席執(zhí)行官Bruce McWilliams）。

SuVolta以使用體硅基板的平面型CMOS工藝形成的名為“Deeply Depleted Channel（DDC）”的晶體管技術來降低功耗。具體方法是，通過將柵極氧化膜正下方的通道層改成沒有雜質的無摻雜層，來避免雜質分布波動造成的閾值電壓偏差。但由于采用這種構造很難控制閾值電壓，所以估計是在無摻雜層之下形成了用以控制閾值電壓的多層雜質層。

采用該技術的首款產品是富士通半導體將于2012年下半年推出的65nm工藝產品（參閱本站報道）。不過，到2012年，65nm工藝芯片已經不能稱之為尖端產品了。

對此，SuVolta表示將此次的技術“應用到更尖端的工藝中，獲得的效果會更大”（McWilliams）。例如，在28nm工藝中，通道雜質波動造成的閾值電壓偏差將比65nm工藝更為嚴重。如果利用此次的技術抑制閾值電壓偏差，再施行合適的電路設計，“還有望將功耗降至1/3～1/4”（McWilliams）。

將此次的技術應用于28nm工藝high-k及金屬柵極工藝中時，可以將體硅元器件的閾值電壓偏差抑制到與完全耗盡型SOI元器件和FinFET相同的水平。另外，SuVolta沒有公布28nm工藝技術的合作硅代工廠商名稱以及28nm工藝產品的產品化時間。（記者：木村 雅秀）