左為美國(guó)SuVolta公司總裁兼首席執(zhí)行官Bruce McWilliams，右為該公司高級(jí)市場(chǎng)副總裁兼業(yè)務(wù)開發(fā)經(jīng)理Jeff Lewis（點(diǎn)擊放大）

可用于28nm工藝high-k及金屬柵極工藝（點(diǎn)擊放大）
美國(guó)SuVolta公司表示，LSI工作速度不減而功耗降至1/2的低功耗CMOS技術(shù)“PowerShrink”還能用于28nm工藝high-k及金屬柵極工藝。該公司認(rèn)為“20nm工藝以后也可使用”（該公司總裁兼首席執(zhí)行官Bruce McWilliams）。

SuVolta以使用體硅基板的平面型CMOS工藝形成的名為“Deeply Depleted Channel（DDC）”的晶體管技術(shù)來降低功耗。具體方法是，通過將柵極氧化膜正下方的通道層改成沒有雜質(zhì)的無摻雜層，來避免雜質(zhì)分布波動(dòng)造成的閾值電壓偏差。但由于采用這種構(gòu)造很難控制閾值電壓，所以估計(jì)是在無摻雜層之下形成了用以控制閾值電壓的多層雜質(zhì)層。

采用該技術(shù)的首款產(chǎn)品是富士通半導(dǎo)體將于2012年下半年推出的65nm工藝產(chǎn)品（參閱本站報(bào)道）。不過，到2012年，65nm工藝芯片已經(jīng)不能稱之為尖端產(chǎn)品了。

對(duì)此，SuVolta表示將此次的技術(shù)“應(yīng)用到更尖端的工藝中，獲得的效果會(huì)更大”（McWilliams）。例如，在28nm工藝中，通道雜質(zhì)波動(dòng)造成的閾值電壓偏差將比65nm工藝更為嚴(yán)重。如果利用此次的技術(shù)抑制閾值電壓偏差，再施行合適的電路設(shè)計(jì)，“還有望將功耗降至1/3～1/4”（McWilliams）。

將此次的技術(shù)應(yīng)用于28nm工藝high-k及金屬柵極工藝中時(shí)，可以將體硅元器件的閾值電壓偏差抑制到與完全耗盡型SOI元器件和FinFET相同的水平。另外，SuVolta沒有公布28nm工藝技術(shù)的合作硅代工廠商名稱以及28nm工藝產(chǎn)品的產(chǎn)品化時(shí)間。（記者：木村 雅秀）