EDA 公司 Atrenta 宣布，其與 IMEC 合作的 3D整合研究計劃，己針對異質(zhì) 3D堆疊晶片組裝開發(fā)出了規(guī)劃和分割設(shè)計流程。 Atrenta 和 IMEC 也宣布將在今年6月6~8日的 DAC 展中，展示雙方共同開發(fā)的設(shè)計流程。
該設(shè)計流程結(jié)合了由Atrenta的Spyglass實體3D原型工具，以及IMEC開發(fā)的熱及機械應(yīng)力模型所制作的布局規(guī)劃。瞄準(zhǔn)領(lǐng)域包括：針對行動及高性能應(yīng)用的產(chǎn)品、影像應(yīng)用、堆疊DRAM和固態(tài)磁碟(SSD)等。

在3D設(shè)計領(lǐng)域，有數(shù)個較具潛力的分割和互連解決方案，包括矽內(nèi)插器和晶粒方向的選項在內(nèi)。其他的挑戰(zhàn)還包括在組裝和最終配置階段可能引發(fā)的熱性能和機械應(yīng)力等問題。

受限于時間和成本，要透過全面性的設(shè)計來探索不同的解決方案幾乎是不可能實現(xiàn)的。因此，在真正開始設(shè)計前從虛擬分割和原型建置獲得反饋極具潛在優(yōu)勢。

Atrenta 3D設(shè)計流程的關(guān)鍵組件是由IMEC開發(fā)的精巧熱機(thermal and mechanical)模型，以及經(jīng)驗證的邏輯上DRAM封裝零件。

此次在DAC中的展示包括針對繞線擁擠(routing congestion )之3D堆疊的設(shè)計分割；透過矽穿孔(TSV)的布局；背面重新分配層的支援，以及可在3D平面圖上顯示熱剖面圖的功能，IMEC表示。

編譯： Joy Teng