晶圓代工大廠臺(tái)積電(TSMC)宣布，已順利在開(kāi)放創(chuàng)新平臺(tái)(Open Innovation Platform)上，建構(gòu)完成 28奈米設(shè)計(jì)生態(tài)環(huán)境，同時(shí)客戶(hù)采用臺(tái)積電開(kāi)放創(chuàng)新平臺(tái)所規(guī)劃的28奈米新產(chǎn)品設(shè)計(jì)定案(tape out)數(shù)量，已經(jīng)達(dá)到89個(gè)。
臺(tái)積電將于美國(guó)加州圣地牙哥舉行的年度設(shè)計(jì)自動(dòng)化會(huì)議(DAC)中，發(fā)表包括設(shè)計(jì)參考流程12.0版(Reference Flow 12.0)、類(lèi)比/混合訊號(hào)參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項(xiàng)最新的客制化設(shè)計(jì)工具，強(qiáng)化既有的開(kāi)放創(chuàng)新平臺(tái)設(shè)計(jì)生態(tài)環(huán)境。

已經(jīng)準(zhǔn)備就緒的臺(tái)積電28奈米設(shè)計(jì)生態(tài)環(huán)境，可提供包括設(shè)計(jì)法則檢查(DRC)、布局與電路比較(LVS)及制程設(shè)計(jì)套件(PDK)的基礎(chǔ)輔助設(shè)計(jì)；在基礎(chǔ)矽智財(cái)方面有標(biāo)準(zhǔn)元件庫(kù)(standard cell libraries)及記憶體編譯器 (memory compilers)；另外，此設(shè)計(jì)架構(gòu)亦提供USB、 PCI與DDR/LPDDR等標(biāo)準(zhǔn)介面矽智財(cái)。

客戶(hù)可經(jīng)由TSMC-online下載這些設(shè)計(jì)工具與套件；臺(tái)積電表示，該公司一直以來(lái)在28奈米制程節(jié)點(diǎn)與電子設(shè)計(jì)自動(dòng)化(EDA)夥伴密切合作，共同追求設(shè)計(jì)工具的一致性，改善設(shè)計(jì)結(jié)果。目前EDA主要領(lǐng)導(dǎo)廠商Cadence、Synopsys 與Mentor運(yùn)用于28奈米晶片上的可制造性設(shè)計(jì)統(tǒng)一架構(gòu)(United DFM)便是一個(gè)很好的例子。

臺(tái)積電參考流程12.0版新增加許多特色，包括可應(yīng)用于透過(guò)矽基板(silicon interposer)及矽穿孔(TSV)技術(shù)制造生產(chǎn)的二點(diǎn)五維與三維積體電路(2.5D / 3D IC)、提高28奈米以模型為基礎(chǔ)模擬可制造性設(shè)計(jì)的速度；此參考流程亦可運(yùn)用在先進(jìn)電子系統(tǒng)階層設(shè)計(jì)(ESL)，整合臺(tái)積電的功率、效能及面積制程技術(shù)。

另外，此參考流程版本將首次呈現(xiàn)臺(tái)積公司20奈米穿透式雙重曝影設(shè)計(jì)(Transparent Double Patterning)解決方案，持續(xù)累積在創(chuàng)新開(kāi)放平臺(tái)架構(gòu)下20奈米的設(shè)計(jì)能力。另外，類(lèi)比/混合訊號(hào)參考流程2.0版本提供先進(jìn)的多夥伴類(lèi)比/混合訊號(hào)設(shè)計(jì)流程，協(xié)助處理復(fù)雜度與日俱增的28奈米制程效能與設(shè)計(jì)挑戰(zhàn)，并解決在高階可制造性設(shè)計(jì)(Superior DFM)與設(shè)計(jì)規(guī)范限制(RDR)間相容性及可靠性問(wèn)題。

臺(tái)積電將于 DAC大會(huì)上發(fā)表的的新技術(shù)與設(shè)計(jì)方案包括：

˙參考流程12.0版及20奈米穿透式雙重曝影

隨著半導(dǎo)體制程技術(shù)向前推進(jìn)，金屬導(dǎo)線厚度愈來(lái)愈小，目前微影曝光系統(tǒng)的曝影能力已無(wú)法因應(yīng)20奈米制程技術(shù)發(fā)展。然而，雙重曝影(double patterning)這項(xiàng)關(guān)鍵技術(shù)，使得現(xiàn)行微影技術(shù)能夠克服成像解析度的極限，且毋需使用尚未驗(yàn)證的極紫外光(EUV)微影技術(shù)。

臺(tái)積電的穿透式雙重曝影解決方案讓系統(tǒng)及晶片設(shè)計(jì)廠商得以順利邁入20奈米技術(shù)，且毋需調(diào)整目前的設(shè)計(jì)方法或參考流程。此項(xiàng)技術(shù)已提供給EDA合作夥伴進(jìn)行相關(guān)產(chǎn)品及服務(wù)開(kāi)發(fā)，并已經(jīng)通過(guò)驗(yàn)證準(zhǔn)備上市。

˙2.5D 矽基板

基本上2.5D晶片的設(shè)計(jì)是由矽基板將多層晶片整合起來(lái)，此矽基板可應(yīng)用于不同的技術(shù)。參考流程12.0版在平面規(guī)劃(floorplanning)、配置與繞線(Place & Route)、電阻壓降(IR-drop)及熱分析(thermal analysis)上具備新的設(shè)計(jì)能力，可同時(shí)應(yīng)用于多個(gè)制程及2.5D晶片測(cè)試設(shè)計(jì)。

28奈米功率、效能及DFM設(shè)計(jì)的強(qiáng)化

在精細(xì)幾何技術(shù)上，電線及通道電阻的時(shí)序降低日益明顯。參考流程12.0版推出強(qiáng)化繞線的方法：將通道數(shù)量減到最小、改變繞線布局、或?qū)㈦娋€加寬以減輕電線與通道電阻的沖擊。漏電流增加是因?yàn)樵?8奈米制程上的臨界電壓(threshold voltage)與閘極氧化層(gate Oxide)厚度增加。

多模多角(multi-mode multi-corner)的漏電最佳化可提供不同的電壓選擇及閘極偏壓庫(kù)，讓設(shè)計(jì)者更有效的減少漏電。最后，為了盡量縮短28奈米熱點(diǎn)檢查及修正的設(shè)計(jì)時(shí)間，DFM 資料套件(DDK)加入一具新的「熱點(diǎn)過(guò)濾引擎」以提高model-based可制造性設(shè)計(jì)分析的速度。

˙類(lèi)比/混合訊號(hào)參考流程2.0版

當(dāng)設(shè)計(jì)廠商客制化28奈米晶片時(shí)，類(lèi)比/混合訊號(hào)參考流程2.0版能幫助確保DFM與 RDR之間的相容性。此參考流程提供正確的設(shè)計(jì)結(jié)構(gòu)及選擇設(shè)定以使用臺(tái)積公司的PDK與DFM。

此外，臺(tái)積電將累積所學(xué)的可靠性與生態(tài)系統(tǒng)夥伴合作，共同推出新穎的方法濾除可能的缺陷。臺(tái)積公司和21家開(kāi)放創(chuàng)新平臺(tái)生態(tài)系統(tǒng)夥伴將聯(lián)手展示參考流程12.0版及類(lèi)比/混合訊號(hào)參考流程2.0版的特性與優(yōu)點(diǎn)。

˙射頻參考設(shè)計(jì)套件3.0版

臺(tái)積電將推出最新的射頻設(shè)計(jì)套件(RF RDK 3.0)給射頻設(shè)計(jì)廠商使用，該設(shè)計(jì)套件內(nèi)建先進(jìn)的矽相關(guān)60GHz毫米波設(shè)計(jì)套件，也提供客戶(hù)創(chuàng)新的方法，透過(guò)電磁模擬使用自行選擇的電感器進(jìn)行設(shè)計(jì)。