隨著集成電路進入超大規(guī)模集成電路時代，電路設(shè)計的復雜性大大增加，完成一個電路測試所需的時間和投入也越來越大， 同時產(chǎn)品的設(shè)計周期卻越來越短。為了節(jié)省設(shè)計和測試的時間，加快產(chǎn)品上市進程，除了采用先進的測試方法外， 提高設(shè)計本身的可測試性也將是一個行之有效的方法。Mentor Graphics公司副總裁及Design-to-Silicon部門總經(jīng)理Joseph Sawicki表示：“可測試性設(shè)計(Design for Testability，DFT)在不斷推進的先進工藝節(jié)點和越來越復雜的設(shè)計中將成為至關(guān)重要的一環(huán)，設(shè)計公司對于完整、全面的可測試性方法的需求也將不斷增加。”

他表示：“Mentor Graphics對于DFT測試非常重視，目前已占據(jù)了該市場超過一半的市場份額，主要關(guān)注三個重要的測試領(lǐng)域：測試品質(zhì)、測試復雜性和成本、測試失敗診斷和良率分析?！?BR>
許多行業(yè)尤其是汽車行業(yè)對于安全的需求特別嚴格，零缺陷(DPM)不只是一個目標，而是必須要達成的要求，另外，新標準(如ISO 26262)對于安全和質(zhì)量等方面也都提出了更嚴格的要求，這些原因?qū)е铝藴y試品質(zhì)也必須越來越高。此外，3D IC技術(shù)以及新工藝技術(shù)(如FinFET和FDSOI)的應用，可以預見出現(xiàn)缺陷的概率將增加，傳統(tǒng)的門級抽象和固定故障模型已經(jīng)無法保證高品質(zhì)和低缺陷率的測試需求。MentorGraphics提供的Cell-aware ATPGTest支持晶體管級的測試，是基于實際的單元布局檢測內(nèi)部存在的但原本無法檢測的缺陷的測試工具，可以幫助用戶大大提高測試品質(zhì)。

Joseph Sawicki表示：“標準的門級‘固定型’故障模型將可能無法在越來越復雜的標準單元中檢測出全部的內(nèi)部缺陷，而Cell -aware ATPG Test提供的故障模型是晶體管級，能幫助用戶盡可能地發(fā)現(xiàn)內(nèi)部存在的缺陷，尤其是在未來先進工藝和技術(shù)普及應用后，這樣的測試需求將更加突出。

針對測試復雜性和成本，Mentor Graphics所提供的工具Tessent Test Kompress可以幫助用戶自動生成壓縮10 0倍及以上的測試向量，減少測試時間和測試數(shù)據(jù)量，大大節(jié)省ATPG 的運行時間和內(nèi)存的使用，同時實現(xiàn)低DPM以及最好的測試品質(zhì)。把Test Kompress和LBIST(內(nèi)建自測邏輯)整合使用，可以進一步擴大缺陷檢測的區(qū)域，縮短測試的時間，同時滿足生產(chǎn)和系統(tǒng)內(nèi)測試的需求。Joseph Sawicki強調(diào)：“這兩個功能模塊的組合可以滿足那些需要上電自檢(Power-on self-test)的應用。”

Tessent Diagnosis和Tessent YieldInsight則是Mentor Graphics針對測試失敗診斷和良率分析開發(fā)的工具。Tessent Diagnosis可以將錯誤的測試周期數(shù)據(jù)轉(zhuǎn)換為有價值的良率分析數(shù)據(jù)，可大大減少尋找良率損失根本原因的時間。傳統(tǒng)的診斷只能對邏輯網(wǎng)絡進行解析，而Tessent Diagnosis的Layout-aware可以進行物理段的分析，精確缺陷存在的位置和原因，大大提高診斷在良率分析中的價值。Tessent YieldI nsight則是一種通過分析測試數(shù)據(jù)進行良率損失分析的軟件，Joseph Sawicki列舉了一個Tessent YieldInsight實際使用的例子，在飛思卡爾9 0 nm SoC的生產(chǎn)中，利用Tessent YieldInsight發(fā)現(xiàn)了4個系統(tǒng)級的問題，目前成熟良率已達95%。

針對D F R ( Design for Re -liability)，此次Joseph Sawicki也宣布了其Calibre PERC驗證產(chǎn)品成為了TSMC用于IP質(zhì)量項目(TSMC9000)的唯一驗證工具，可以幫助TSMC或其IP合作伙伴對開發(fā)的IP或第三方提供的IP進行預驗證，保證IP的可靠性、高品質(zhì)以及魯棒性(Robustness)。