益華電腦(Cadence Design Systems)與中國(guó)晶圓代工業(yè)者中芯國(guó)際(SMIC)共同宣布，中芯國(guó)際已采用 Cadence 數(shù)位工具設(shè)計(jì)流程，能夠適用于最新的SMIC Reference Flow 5.1，一款為低功耗設(shè)計(jì)的完善 RTL-GDSII 數(shù)位設(shè)計(jì)流程。
Cadence設(shè)計(jì)流程結(jié)合先進(jìn)功能，可幫助彼此的客戶(hù)改善40nm晶片設(shè)計(jì)的功耗、效能與面積。這個(gè)設(shè)計(jì)流程中運(yùn)用的Cadence工具有RTL Compiler、Encounter Digital Implementation System、Encounter Conformal Low Power;Cadence QRC Extraction; Tempus Timing Signoff Solution、Encounter Power System、Physical Verification System與Cadence CMP Predictor。
中芯國(guó)際的全新Reference Flow 5.1支援Cadence時(shí)脈同步最佳化(Clock Concurrent Optimization，CCOpt)技術(shù)，這是Cadence Encounter 數(shù)位設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)(Digital Implementation System)的關(guān)鍵功能。這個(gè)設(shè)計(jì)流程顯示，與傳統(tǒng)的時(shí)脈樹(shù)合成(clock tree synthesis)相比，CCOpt能夠在中芯國(guó)際40nm制程上，改善功耗達(dá)14%、縮減面積達(dá)11%、提升效能達(dá)4%。
其他優(yōu)勢(shì)還包括支援：Cadence階層式低功耗數(shù)位設(shè)計(jì)流程，融合了最新版的流行功率格式CPF 2.0;Cadence實(shí)體驗(yàn)證系統(tǒng)(Physical Verification System，PVS)，包含中芯國(guó)際第一個(gè)適用于Cadence PVS的線(xiàn)上40nm DRC/LVS驗(yàn)證規(guī)則文件，以及中芯國(guó)際第一個(gè)40nm Dummy Fill規(guī)則文件;GigaOpt技術(shù)，提供RTL-to-GDSII核心最佳化。