[導(dǎo)讀]近年來,半導(dǎo)體技術(shù)發(fā)展迅速,依照摩爾定律每18個月就會出現(xiàn)新工藝節(jié)點,其晶體管密度更高,速率更快,而功耗更低。當(dāng)前,在28 nm,芯片容量足以實現(xiàn)整個系統(tǒng),節(jié)省了功率元件和商用存儲器。但是,工藝工程師、電
近年來,半導(dǎo)體技術(shù)發(fā)展迅速,依照摩爾定律每18個月就會出現(xiàn)新工藝節(jié)點,其晶體管密度更高,速率更快,而功耗更低。當(dāng)前,在28 nm,芯片容量足以實現(xiàn)整個系統(tǒng),節(jié)省了功率元件和商用存儲器。但是,工藝工程師、電路設(shè)計人員、芯片設(shè)計人員和規(guī)劃人員必須一起協(xié)同工作,才能在越來越困難的技術(shù)環(huán)境中進一步提高系統(tǒng)性能和能效。
這種變化對整個半導(dǎo)體行業(yè)產(chǎn)生了深遠的影響,推高了工程成本,增加了風(fēng)險,大部分系統(tǒng)開發(fā)人員很難使用專用芯片系統(tǒng)(SoC)。這同時也改變了FPGA企業(yè)的本質(zhì)及其與用戶的關(guān)系。
在新的制程中,F(xiàn)PGA通常是最先被采用, 驗證和優(yōu)化該工藝的器件之一。例如,Altera于2011年初在其定制28nm FPGA系列中開始發(fā)售功能強大、復(fù)雜的器件,采用了TSMC的高性能28nm工藝。這需要在前十代產(chǎn)品節(jié)點與代工線共同工作所累積的經(jīng)驗基礎(chǔ)上,進一步展開密切合作。雙方在工藝工程、晶體管設(shè)計和電路設(shè)計方面進行協(xié)作,才能夠交付FPGA產(chǎn)品,盡快發(fā)揮新工藝節(jié)點在整個工藝周期中的固有優(yōu)勢。
但是,對新技術(shù)節(jié)點的需求已經(jīng)超出了電路設(shè)計能力,在芯片級甚至是系統(tǒng)級影響設(shè)計選擇。例如,考慮高速串行接口。Altera現(xiàn)在通過工藝、器件和電路創(chuàng)新,發(fā)售了Stratix V FPGA,它具有可高度靈活配置的28 Gbps收發(fā)器。但是,在當(dāng)今以系統(tǒng)為導(dǎo)向的環(huán)境下,只有業(yè)界最快的集成收發(fā)器還遠遠不夠。串行鏈路需要速度足夠快的控制器才能夠跟上收發(fā)器??刂破餍枰俣群芸斓钠瑑?nèi)總線、容量足夠大速度足夠快的緩沖以支持它們。所有這些模塊必須滿足能耗要求,具體取決于系統(tǒng),其應(yīng)用以及使用模式。
Altera公司總裁兼CEO John Daane
相應(yīng)的,Altera收發(fā)器技術(shù)必須提供多種選擇。一些選擇是在電路級——設(shè)計了不同版本的收發(fā)器工作在不同速率上,提供不同等級的能耗。從定制28-nm系列中選擇芯片,系統(tǒng)設(shè)計團隊在收發(fā)器速率和能耗上滿足了自己的系統(tǒng)要求。
其他決定是在模塊級。PCI Express Gen3或者DDR3等對性能要求很高、對功耗要求很嚴的控制器必須在可編程單元中實現(xiàn),還是在固定硬件中實現(xiàn)?這類模塊應(yīng)該連接至可編程架構(gòu),還是硬線連接的系統(tǒng)總線,還是都需要連接?答案取決于具體應(yīng)用。
高速串行鏈路并不是唯一的實例。當(dāng)今的很多系統(tǒng)設(shè)計包括FPGA以及一個甚至多個32位嵌入式處理器。規(guī)劃人員應(yīng)該購買CPU作為專用標(biāo)準產(chǎn)品IC或者高級控制器,還是在FPGA中實現(xiàn)CPU?如果是后者,他們應(yīng)該使用可編程架構(gòu)中的軟內(nèi)核,還是選擇Altera SoC FPGA等支持硬核ARM處理器的FPGA?那么,規(guī)劃人員應(yīng)該怎樣劃分設(shè)計才能實現(xiàn)帶寬最大的數(shù)據(jù)流,例如,在高速緩存、DRAM控制器以及加速器之間,而不用跨過芯片邊界?這些答案還是取決于具體應(yīng)用。不論對于FPGA供應(yīng)商有多么方便,都沒有適用于所有用戶的一個統(tǒng)一解決方案。
Altera不可能通過采用一種工藝幾種不同容量和引腳輸出的一個芯片設(shè)計來服務(wù)于用戶。為能夠滿足不同應(yīng)用的需求,F(xiàn)PGA系列必須提供收發(fā)器設(shè)計選擇;實現(xiàn)接口控制器;內(nèi)部存儲器模塊容量、速度和功耗;內(nèi)部總線結(jié)構(gòu);實現(xiàn)CPU;以及很多其他因素。
而大部分系統(tǒng)設(shè)計無法承受ASIC的成本:一個芯片設(shè)計仍然需要服務(wù)于很多用戶。解決這一難題的唯一方法是Altera深入了解用戶的系統(tǒng)設(shè)計,找到最能滿足應(yīng)用需求以及市場規(guī)模的共性領(lǐng)域。這是一個細致而又需要大量知識的過程,使我們能夠進一步貼近用戶的設(shè)計團隊。
多年以來我們與Altera關(guān)鍵用戶密切合作——具有很深的專業(yè)應(yīng)用知識并且非常熟悉FPGA的設(shè)計團隊。而今天在我們與用戶之間打開了另一空間:專用解決方案領(lǐng)域。2012年,很多非常具有競爭力的系統(tǒng)設(shè)計團隊將會高度專業(yè)化。他們在建立產(chǎn)品競爭優(yōu)勢上非常專業(yè),但是依靠硅片供應(yīng)商來提供他們使用的系統(tǒng)平臺。這類設(shè)計團隊還需要全套的專用知識產(chǎn)權(quán)(IP)內(nèi)核以及自動IP裝配工具,例如Altera的Qsys等?;蛘撸麄冞€需要完整的參考設(shè)計。隨著設(shè)計團隊的日益專業(yè)化,逐步由他們的硅片合作伙伴來承擔(dān)大部分系統(tǒng)設(shè)計職責(zé)。
那么,這就是Altera在2012年的變革所在。我們繼續(xù)在28 nm以及后續(xù)節(jié)點與代工線伙伴合作,不斷在工藝、器件和電路上實現(xiàn)創(chuàng)新,保持我們在硅片和電路上的技術(shù)領(lǐng)先優(yōu)勢。同時,我們與用戶密切合作,確保交付非常符合他們的功耗、性能和成本特殊需求的產(chǎn)品。我們繼續(xù)深入理解各種專業(yè)應(yīng)用,從而能夠交付有助于用戶加速其設(shè)計規(guī)劃實施的IP和參考設(shè)計。如果 Altera的領(lǐng)先優(yōu)勢意味著用戶的領(lǐng)先優(yōu)勢,那么所有這一切都是必要的。
本站聲明: 本文章由作者或相關(guān)機構(gòu)授權(quán)發(fā)布,目的在于傳遞更多信息,并不代表本站贊同其觀點,本站亦不保證或承諾內(nèi)容真實性等。需要轉(zhuǎn)載請聯(lián)系該專欄作者,如若文章內(nèi)容侵犯您的權(quán)益,請及時聯(lián)系本站刪除( 郵箱:macysun@21ic.com )。
中國,上?!?026年3月26日——低功耗可編程領(lǐng)域的領(lǐng)導(dǎo)者,萊迪思半導(dǎo)體(NASDAQ: LSCC)今日宣布正式加入英偉達(NVIDIA) Halos AI系統(tǒng)檢測實驗室生態(tài)體系。該實驗室是首個獲得美國國家標(biāo)準協(xié)會認...
關(guān)鍵字:
物理人工智能
傳感器
FPGA
在工業(yè)自動化的“神經(jīng)網(wǎng)絡(luò)”中,EtherCAT憑借其獨特的“飛過處理”機制,已成為實時控制領(lǐng)域的王者。不同于傳統(tǒng)以太網(wǎng)的存儲轉(zhuǎn)發(fā),EtherCAT數(shù)據(jù)幀在經(jīng)過每個從站時,硬件直接從中提取數(shù)據(jù)并插入響應(yīng),這種“邊飛邊修”的...
關(guān)鍵字:
EtherCAT
FPGA
總線
在復(fù)雜的SoC芯片設(shè)計流程中,硬件與軟件的“割裂”往往是導(dǎo)致項目延期的元兇。當(dāng)RTL代碼還在仿真階段時,軟件團隊只能基于指令集模擬器(ISS)進行開發(fā),不僅速度慢如蝸牛,且無法捕捉真實硬件的時序細節(jié)。此時,F(xiàn)PGA原型驗...
關(guān)鍵字:
SoC
硬件加速
FPGA
在工業(yè)4.0浪潮中,邊緣計算網(wǎng)關(guān)正成為連接物理世界與數(shù)字世界的核心樞紐。面對多路傳感器產(chǎn)生的海量數(shù)據(jù)洪流,傳統(tǒng)單芯片架構(gòu)已難以滿足實時性與算力的雙重需求。NVIDIA Jetson與FPGA的異構(gòu)組合,通過"前端FPGA...
關(guān)鍵字:
邊緣計算
NVIDIA Jetson
FPGA
在高速網(wǎng)絡(luò)通信領(lǐng)域,F(xiàn)PGA憑借其并行處理能力成為實現(xiàn)以太網(wǎng)MAC(媒體訪問控制)層的理想平臺。然而,面對1G甚至10Gbps的線速流量,傳統(tǒng)的“軟件式”逐包處理早已力不從心。構(gòu)建高效的包處理流水線(Packet Pro...
關(guān)鍵字:
以太網(wǎng)
MAC
FPGA
在FPGA實現(xiàn)數(shù)字信號處理(DSP)算法時,DSP Slice作為專用硬件資源,其利用效率直接影響系統(tǒng)性能與成本。本文聚焦乘加運算(MAC)的優(yōu)化實現(xiàn),分享流水線設(shè)計與資源復(fù)用的實用技巧,幫助開發(fā)者在有限資源下實現(xiàn)更高吞...
關(guān)鍵字:
FPGA
DSP
在異構(gòu)計算的浪潮中,F(xiàn)PGA憑借其可重構(gòu)特性與高能效比,成為突破算力瓶頸的“利刃”。然而,當(dāng)我們試圖通過OpenCL將FPGA納入統(tǒng)一計算平臺時,一個巨大的幽靈始終盤旋在系統(tǒng)上方——內(nèi)存帶寬瓶頸。PCIe總線的有限帶寬與...
關(guān)鍵字:
OpenCL
FPGA
將成熟的ASIC設(shè)計遷移至FPGA平臺,絕非簡單的“復(fù)制粘貼”。ASIC設(shè)計追求極致的能效比和定制化物理布局,而FPGA受限于固定的邏輯單元(LUT、FF、DSP、BRAM)架構(gòu),直接移植往往導(dǎo)致資源利用率低下甚至?xí)r序收...
關(guān)鍵字:
ASIC
FPGA
在高性能FPGA設(shè)計中,DSP48E2 Slice絕非僅僅是一個簡單的乘法單元。若將其僅視為“硬件乘法器”,將極大浪費其潛在的算力。作為Xilinx UltraScale+架構(gòu)的核心算術(shù)引擎,DSP48E2集成了預(yù)加器、...
關(guān)鍵字:
DSP48E2
FPGA
在浩瀚宇宙中,高能粒子如隱形的子彈,時刻轟擊著航天器的電子核心。對于FPGA而言,單粒子翻轉(zhuǎn)(SEU)可能導(dǎo)致邏輯狀態(tài)突變,引發(fā)災(zāi)/難性后果。此時,三模冗余(TMR)技術(shù)便成為守護系統(tǒng)可靠的“神盾”,它通過硬件代價換取極...
關(guān)鍵字:
抗輻射加固設(shè)計
FPGA
三模冗余
在FPGA設(shè)計中,資源不足是工程師常面臨的“緊箍咒”。當(dāng)復(fù)雜的數(shù)字信號處理(DSP)算法或神經(jīng)網(wǎng)絡(luò)模型所需的邏輯單元(LUT)和DSP Slice遠超芯片容量時,直接映射往往行不通。此時,Time-Multiplexin...
關(guān)鍵字:
資源復(fù)用
Time-Multiplexing
FPGA
在硬件加速的星辰大海中,F(xiàn)PGA(現(xiàn)場可編程門陣列)宛如一顆璀璨的明珠,以其無與倫比的并行計算能力和靈活性,成為打破摩爾定律瓶頸的“破局者”。然而,昂貴的硬件成本與漫長的開發(fā)周期曾讓無數(shù)開發(fā)者望而卻步。如今,AWS F1...
關(guān)鍵字:
FPGA
云平臺
在硬件設(shè)計的浪潮中,RISC-V架構(gòu)憑借其開放性與模塊化,已成為創(chuàng)新的“黃金賽道”。而FPGA則為這種創(chuàng)新提供了無限可能的“試驗田”。通過將Rocket Chip生成器與FPGA結(jié)合,開發(fā)者不僅能快速構(gòu)建定制化SoC,更...
關(guān)鍵字:
RISC-V
FPGA
Rocket Chip
在高性能FPGA設(shè)計中,時序收斂是決定系統(tǒng)穩(wěn)定性的核心挑戰(zhàn)。隨著工藝節(jié)點演進至7/nm及以下,時鐘頻率突破GHz門檻,自動布局布線工具常因資源競爭或路徑過長導(dǎo)致關(guān)鍵路徑時序違例。此時,手動布局與布線約束成為突破瓶頸的關(guān)鍵...
關(guān)鍵字:
FPGA
時序收斂
在邊緣計算與物聯(lián)網(wǎng)快速發(fā)展的背景下,F(xiàn)PGA憑借其并行計算特性和低功耗優(yōu)勢,成為實時AI推理的理想硬件平臺。本文將系統(tǒng)闡述如何將TensorFlow/PyTorch模型通過量化、編譯等步驟部署到Xilinx DPU(深度...
關(guān)鍵字:
AI模型
FPGA
ensorFlow
PyTorch
在工業(yè)控制、通信基站等高可靠性系統(tǒng)中,F(xiàn)PGA的靜態(tài)配置模式難以滿足功能升級與故障修復(fù)的實時性需求。動態(tài)重配置(Partial Reconfiguration, PR)技術(shù)允許在系統(tǒng)運行期間修改FPGA部分區(qū)域邏輯,實現(xiàn)...
關(guān)鍵字:
FPGA
動態(tài)重配置
在復(fù)雜SoC設(shè)計驗證中,多片F(xiàn)PGA互聯(lián)已成為突破單芯片資源限制的關(guān)鍵方案。然而,跨芯片信號傳輸帶來的布線延遲和引腳分配沖突,常導(dǎo)致系統(tǒng)性能下降甚至功能異常。本文基于Xilinx Virtex UltraScale+系列...
關(guān)鍵字:
FPGA
布線
SoC
在FPGA設(shè)計中,時序收斂是工程師面臨的終/極挑戰(zhàn)。當(dāng)系統(tǒng)時鐘頻率突破200MHz時,建立時間(Setup Time)往往成為阻礙設(shè)計成功的"后一公里"難題。本文將深入解析Vivado和Quartus工具鏈中的物理優(yōu)化策...
關(guān)鍵字:
Vivado
Quartus
FPGA
時序收斂
2026年3月18日 – 專注于引入新品的全球電子元器件和工業(yè)自動化產(chǎn)品授權(quán)代理商貿(mào)澤電子 (Mouser Electronics) 即日起開售Altera全新Agilex? 5 FPGA和SoC產(chǎn)品。Agilex 5系...
關(guān)鍵字:
FPGA
SoC
數(shù)據(jù)中心
在FPGA SoC系統(tǒng)中,硬核(如ARM Cortex-A系列處理器)與軟核(FPGA邏輯)的協(xié)同工作已成為實現(xiàn)高性能異構(gòu)計算的核心范式。然而,這種架構(gòu)下數(shù)據(jù)交互的效率往往受限于AXI-Lite接口的帶寬與延遲特性。本文...
關(guān)鍵字:
FPGA
SoC