三星公司近日宣稱已經(jīng)和ARM，以及EDA自動化設(shè)計軟件供應(yīng)商Cadence Design Systems一起完成了一款基于20nm HKMG制程工藝的ARM處理器測試用芯片的流片設(shè)計工作。
三星表示，與之前的制程產(chǎn)品相比，20nm制程芯片必須采用不同的設(shè)計方法，而且其20nm制程產(chǎn)品采用了新的器件結(jié)構(gòu)和互聯(lián)層結(jié)構(gòu)，并使用了新的電路布局方式。三星在20nm節(jié)點(diǎn)將轉(zhuǎn)向使用基于gate-last工藝的HKMG技術(shù)，而其32/28nm產(chǎn)品則仍采取的是基于gatefirst工藝的HKMG技術(shù)。
三星還透露，這次20nm測試芯片的設(shè)計過程中，同時使用了Cadence的統(tǒng)一化設(shè)計流EDA軟件和Synopsys的Galaxy設(shè)計流EDA軟件，以設(shè)計芯片上不同種類的器件，比對的結(jié)果是兩款軟件均能滿足使用要求。
大部分的芯片設(shè)計工作當(dāng)然還是由ARM公司來完成，這其中包括了Cortex M0核心，存儲部分，GPIO以及部分離散測試結(jié)構(gòu)部分。另外三星還表示其20nm設(shè)計用工具目前已經(jīng)開放給其客戶使用。