45nm節(jié)點被稱為IC設(shè)計的分水嶺，因為在這一節(jié)點，不僅半導體材料特性、光刻技術(shù)已經(jīng)接近極限，而且EDA工具也要面臨更高層次抽象、創(chuàng)新平臺、DFM、多電源域等諸多新挑戰(zhàn)，針對這一節(jié)點上的EDA工具開發(fā)需要更多創(chuàng)新的思維和策略。因為挑戰(zhàn)很多，所以業(yè)界人士對45nm的芯片設(shè)計和制造未來憂心忡忡。不過，欣喜的是，在9月11日硅谷的CDNLive!用戶會議上，Cadence向領(lǐng)先的半導體設(shè)計者和經(jīng)理們展示了自己的45nm設(shè)計流程。其對應(yīng)的產(chǎn)品Cadence Encounter數(shù)字設(shè)計平臺因采用了創(chuàng)新的思維和策略，已經(jīng)可以很好地應(yīng)對45nm的種種制造挑戰(zhàn)。這一次，科學技術(shù)再次將半導體技術(shù)的發(fā)展推向新的高度！

Cadence公司IC Digital & Power Forward全球副總裁徐季平博士在接受電子工程專輯采訪時表示：“當IC設(shè)計節(jié)點變的更小的時候，最大的挑戰(zhàn)是如何精確的預(yù)測，如果你預(yù)測的準確，則能享受新技術(shù)帶來的好處。所以我們的新工具基于三個步驟，一是預(yù)防、二是計算三是優(yōu)化?！彼硎具@種基于模型的多樣化設(shè)計技術(shù)加快高級IC的量產(chǎn)速度，實現(xiàn)“設(shè)計即所得。該解決方案的一大特點是將統(tǒng)計學的知識帶入到EDA工具中，并將IC制造時的工藝因素也在芯片設(shè)計階段的考慮范圍。

Cadence這次發(fā)布的新技術(shù)為高級工藝節(jié)點設(shè)計制定了新的方案，徐季平稱：“它完成了“規(guī)則”不能完成的分析。”，它直接對制造過程中的一些主要部分進行建模——例如光刻、化學機械拋光（CMP）、以及隨機變化，并使用這些模型通過預(yù)防、分析與優(yōu)化過程做出準確的可制造型設(shè)計。

他針對45nm的設(shè)計仔細解釋了這個解決方案的特點。他指出：“在45nm以下工藝，制造的多樣性會嚴重影響芯片的良率。例如，設(shè)計出的電路和實際制造的電路可以如下圖所示?！?

他指出：“這種多樣性可以造成22%的時序錯誤，可以引發(fā)300%的漏電功耗問題?！?

徐季平強調(diào)45nm主要解決光刻機械和制造引發(fā)的問題。為防止SoC應(yīng)用中的光刻違例，Cadence NanoRoute布線器加入了新的技術(shù)，能夠避免布線中總的光刻錯誤，可立即將光刻“熱點”中的錯誤降低50～80%。對于全定應(yīng)用程序，Cadence Virtuoso定制設(shè)計平臺的新功能將“推薦的”規(guī)則作為起始點，進一步進行分析和優(yōu)化。精確的光刻分析是通過Cadence光刻物理分析器完成的，這是之前 Clear Shape Technologies公司的InShape技術(shù)，最近剛被Cadence收購。所有殘留的光刻熱點都是使用基于格點和基于圖形的兩種方式混合進行優(yōu)化，后者可以實現(xiàn)極為精細的優(yōu)化和互聯(lián)改良。

所以，整個解決方案由三步曲組成：1、對光刻效果預(yù)測。2、光刻精確計算和和對CMP分析。3、進行優(yōu)化。

可以看到，經(jīng)過優(yōu)化后，基本上消除了錯誤。

他指出，Cadence的Litho Physical Analyzer和Litho Electrical Analyzer不但可以指出由風險的設(shè)計電路，還可以自動進行修正，如下圖所示。這種技術(shù)的最終結(jié)果是在光掩模階段不需要對設(shè)計進行過多的光刻修正——它實際上是已經(jīng)被修正好了。

徐季平指出：在45nm節(jié)點，CMP對電路的電性能有很大的影響，因為芯片表面的凹凸會導致走線線徑和長短的差異，采用Cadence的CMP Predictor可以計算出芯片表面的變化。它還可以計算出走線過于集中的部分以避免出現(xiàn)電氣干擾。經(jīng)過這樣的預(yù)測就可以采取有針對性的措施了，例如在薄的地方可以加銅或其他材料。

他表示目前TSMC、IBM、UMC、特許等都在使用這個工具。

因為每個半導體設(shè)備都有差異，而且針對每個晶圓其制造性能也有差異，在解決時序預(yù)測方面，他指出Cadence采取的是基于統(tǒng)計學的技術(shù)。而傳統(tǒng)EDA工具只考慮最壞和最好情況下的特性，但是在45nm節(jié)點以下要考慮能工作的“或然域”。

他透露目前這個工具（Encounter SSTA）已經(jīng)獲得了TSMC、STARC和一些IDM的認證。

他用一個金字塔模型表示了45nm DFM解決方案。

他指出熱分析工具已經(jīng)整合到TSMC的工具中，是IC制造中最先要考慮的問題。它會影響其他流程。他表示通過Cadence的這個工具，可以讓45nm設(shè)計者實現(xiàn)“設(shè)計即所得”，簡化高性能、可制造型納米設(shè)計的設(shè)計過程。

目前SoC設(shè)計越來越普遍，徐季平指出利用這個工具也可以解決模擬/混合信息設(shè)計方面的挑戰(zhàn)。針對EDA工具日益復雜的趨勢，他還指出，EDA的終極目標就是要讓用戶使用方便并提升自動化程度，Cadence一直就在眾多合作伙伴合作朝這個目標發(fā)展。以這個解決方案為例，這是Cadence公司有史以來發(fā)布的涉及領(lǐng)域最多的產(chǎn)品。