2018年5月29日，IMEC宣布制造了全球最小的SRAM芯片，面積縮小了24%，可適用于未來的5nm工藝。這是今年以來在5nm節(jié)點(diǎn)上緩存的最先進(jìn)技術(shù)。

需要指出的是，本設(shè)計設(shè)計雖然適用于5-nm SRAM，但不適合邏輯單元，因?yàn)樵揝RAM需要3個晶體管，才能提供單個FinFET的性能，顯然面積比較大且能耗較高。

圖1、IMEC通過形成柵極制造SGT SRAM單元

隨著制程邁向5nm甚至3nm，半導(dǎo)體工藝復(fù)雜性劇增導(dǎo)致高密度SRAM在先進(jìn)技術(shù)節(jié)點(diǎn)處的縮小變得更為有限。為減少面積和能耗，STT-MRAM已成為替代基于SRAM的最后一級高速緩存存儲器的有希望的候選者。STT-MRAM器件的核心元件是磁隧道結(jié)，其中薄介電層夾在磁固定層和磁自由層之間。通過利用注入磁隧道結(jié)的電流切換自由磁層的磁化來執(zhí)行存儲單元的寫入。

2018年12月3日，2018年IEEE國際電子器件會議(IEDM)上Imec展示了在5nm技術(shù)節(jié)點(diǎn)上引入STT-MRAM作為最后一級緩存的可行性。

Imec在會議上展示了在5nm節(jié)點(diǎn)上SRAM和STT-MRAM之間功率性能的比較。該分析基于設(shè)計技術(shù)協(xié)同優(yōu)化和硅驗(yàn)證模型，結(jié)果顯示STT-MRAM滿足高性能計算領(lǐng)域?qū)?nm緩存存儲器的性能要求。

與合作伙伴如GlobalFoundries、華為、美光、高通、索尼半導(dǎo)體解決方案、臺積電和西部數(shù)據(jù)合作，Imec通過兩步驟分析5nm技術(shù)節(jié)點(diǎn)上為高性能計算領(lǐng)域引入STT-MRAM的可行性。

在第一步中，執(zhí)行設(shè)計技術(shù)協(xié)同優(yōu)化(DTCO)以定義5nm節(jié)點(diǎn)處的STT-MRAM單元的要求和規(guī)范。 Imec確認(rèn)高性能2 *垂直平面(CPP)STT-MRAM位單元(MRAM間距是45nm接觸柵極間距(CPP)的兩倍)是5nm最后級緩存的首選解決方案，采用193浸入式單圖案光刻技術(shù)，降低了技術(shù)成本。 DTCO還揭示了實(shí)現(xiàn)磁隧道結(jié)的高開關(guān)速度所需的電流密度的要求。對于3.8至5.4mA / cm2的目標(biāo)電流密度，需要3.1至4.7Ωμm2的電阻面積。

圖2、SRAM和STT-MRAM能量曲線比較

在第二步中，在300mm Si晶片上制造高性能STT-MRAM單元，并通過實(shí)驗(yàn)測量磁隧道結(jié)的特性。然后將這些Si驗(yàn)證數(shù)據(jù)用于5nm節(jié)點(diǎn)處的高性能計算域的SRAM和STT-MRAM在最后一級高速緩存設(shè)計的模型中進(jìn)行比較。在本步驟中，IMEC對經(jīng)過硅驗(yàn)證的pMTJ緊湊模型進(jìn)行了設(shè)計分析，該模型與5nm節(jié)點(diǎn)兼容，對于讀寫操作，pMTJ的標(biāo)稱訪問延遲分別小于2.5ns且小于7.1ns。分析表明，STT-MRAM滿足高性能計算中一級到三級緩存的眾多要求，并且為讀寫訪問提供了超過SRAM的顯著能量增益。并且，STT-MRAM單元面積僅為SRAM的43.3%。

Imec指出：DTCO和Si驗(yàn)證模型首次讓我們得出結(jié)論，MRAM與SRAM(即分別用于讀寫操作時超過0.4MB和5MB密度)相比，在高密度存儲器上應(yīng)用STT-MRAM能效更高，并且STT-MRAM的延遲足以滿足高性能計算領(lǐng)域中最后一級緩存的要求，在100MHz時鐘頻率下運(yùn)行。

對于大密度存儲器，STT-MRAM相對于SRAM有顯著的能量增益。無論讀寫不對稱與否和在哪個應(yīng)用領(lǐng)域，在5nm節(jié)點(diǎn)低于12M字節(jié)的高速緩存容量，STT-MRAM可行性更高、顯得更勝一籌。