Actel為ProASICPlusFPGA提升Libero集成設(shè)計(jì)環(huán)境
Libero IDE v5.0備有Synplicity的Synplify® 7.3軟件，對Actel FPGA系列產(chǎn)品的多項(xiàng)成果質(zhì)量 (QoR) 增強(qiáng)和改進(jìn)性能。新版本Libero工具套件還具有多項(xiàng)功能性和易用的改進(jìn)，并通過SynaptiCAD的WaveFormer Lite v9.0和Mentor Graphics的ModelSim® v5.7產(chǎn)品提供。
Mentor Graphics FPGA Synthesis 產(chǎn)品市務(wù)總監(jiān)Tom Feist稱：“當(dāng)今的FPGA設(shè)計(jì)人員正在尋求完整的集成設(shè)計(jì)環(huán)境，以加快產(chǎn)品上市速度。通過與Actel的合作，我們可為共同客戶提供集成在Libero設(shè)計(jì)環(huán)境中的Mentor領(lǐng)先工具，如ModelSim、LeonardoSpectrum和Precision Synthesis，以及在我們的集成環(huán)境FPGA Advantage中提供Actel的Designer v5.0，完全滿足FPGA設(shè)計(jì)人員的要求?！?/P>
SynaptiCAD總裁Dan Notestein稱：“SynaptiCAD繼續(xù)與Actel合作，為Actel FPGA的設(shè)計(jì)人員提供業(yè)界最佳的EDA工具。簡便易用的WaveFormer Lite測試平臺生成系統(tǒng)可與Actel Libero IDE完美配合，使得設(shè)計(jì)人員在設(shè)計(jì)現(xiàn)有或下一代FPGA時(shí)，達(dá)致縮短產(chǎn)品上市時(shí)間的要求?！?/P>
Actel Designer v5.0軟件包含多項(xiàng)易用的升級功能，包括ChipPlanner和Multi-View Navigator。ChipPlanner是用戶驅(qū)動(dòng)器件布局的綜合圖形接口，能協(xié)助設(shè)計(jì)人員通過區(qū)域管理、邏輯布局、I/O分配和路由設(shè)定，在最優(yōu)設(shè)計(jì)密度和性能之間實(shí)現(xiàn)最佳的折衷方案。新增的Multi-View Navigator可同時(shí)顯示ChipPlanner、Netlist、Package、I/O Attributes、Hierarchy和Log Window的圖象，為設(shè)計(jì)人員提供全面而有效的設(shè)計(jì)管理方法。此外，Designer v5.0還改進(jìn)了布局和布線功能，為Actel FPGA提供高達(dá)15%的額外性能升級。
Actel的Libero 綜合設(shè)計(jì)環(huán)境匯集了業(yè)界領(lǐng)先的設(shè)計(jì)工具，簡化了設(shè)計(jì)流程，還管理所有設(shè)計(jì)和報(bào)告文件，并可在工具之間傳遞所需的設(shè)計(jì)數(shù)據(jù)。Libero工具套件支持混合模式的設(shè)計(jì)輸入，可讓設(shè)計(jì)人員在一個(gè)設(shè)計(jì)內(nèi)將高級VHDL或Verilog HDL語言模塊與示意圖模塊混合起來。
Actel的Libero 設(shè)計(jì)環(huán)境包括多個(gè)高性能的工具，如Mentor Graphics的ViewDraw™原理圖捕捉工具；SynaptiCAD的WaveFormer Lite 9.0測試平臺生成系統(tǒng)；Mentor Graphics的ModelSim 5.7仿真和設(shè)計(jì)驗(yàn)證軟件；Synplicity的Synplify 7.3綜合軟件；以及Actel的Silicon Explorer 驗(yàn)證和邏輯分析工具和Actel Designer布局布線軟件。
Actel Libero IDE v5.0集成設(shè)計(jì)環(huán)境備有三種版本：Platinum（白金）、Gold（金）和Silver（銀）。Libero Silver 和Platinum評估版可從Actel網(wǎng)站免費(fèi)下載，供合資格的設(shè)計(jì)人員分別使用一年和45天。Designer v5.0 Gold和Designer Platinum評估版也可讓用戶從Actel網(wǎng)站免費(fèi)下載。
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