TensilicaÒ宣布增加了自動可配置處理器內(nèi)核的設計方法學以面對90納米工藝下普通集成電路設計的挑戰(zhàn)。這些增加支持Cadence和Synosys工具的最新能力，包括自動生成物理設計流程腳本，自動輸入用戶定義的功耗結(jié)構以及支持串繞分析。
Tensilica利用Synopsys的PowerCompiler™的低功耗優(yōu)化能力，同時在XtensaLX內(nèi)核和所有設計者自定義的擴展功能中自動的插入精細度時鐘門控，從而降低動態(tài)功耗。新自動生成的Xtensa布線腳本可以自動的將設計者自定義的功耗結(jié)構輸入到布線工具中去，同時也可以自動的將電氣參數(shù)從特定工具的工藝文件輸入到更好的寄生效應模型中減小寄生效應對決定所有深亞微米技術的信號延遲的互連線的影響。
串繞的避免和時鐘歪斜/插入是90納米工藝下關鍵的設計要求。Tensilica的新腳本能夠自動的支持Cadence用來做串繞分析的CeltIC工具。在Synopsys的Astro和Cadence的SoCEncounter中的布圖布線工具中，Tensilica的新腳本通過使用“有用歪斜模式（usefulskewmodes）”來實現(xiàn)最大時鐘速率。