21ic訊 SpringSoft日前宣布Verdi™自動化偵錯系統(tǒng)開始完全支持Universal Verification Methodology (簡稱UVM)。Verdi軟件在既有的HDL偵錯平臺上新增全新的UVM源代碼與交易級(Transaction Level)信息紀錄功能，讓工程師們能將復(fù)雜的SystemVerilog testbench結(jié)構(gòu)具體化，以便輕松地進行先進系統(tǒng)芯片(SoC)測試的偵錯工作。

UVM即將成為業(yè)界標準，可確保整合來自不同來源或運用不同方法開發(fā)的testbench程序代碼(也稱為驗證IP)能夠重復(fù)利用并具備相互操作性。Verdi在整合的testbench與設(shè)計偵錯環(huán)境中加入新功能支持UVM相關(guān)偵錯工作，實現(xiàn)更高效率的交易級數(shù)據(jù)記錄與檢視功能，遠勝過目前UVM基礎(chǔ)架構(gòu)所能提供的偵錯信息。由于能夠在交易級中具體看到testbench與正在測試的設(shè)計之間更豐富的數(shù)據(jù)，Verdi用戶能夠更完整地觀察整個驗證環(huán)境，這在復(fù)雜的回歸測試階段(Regression Test)尤其重要。

SpringSoft產(chǎn)品營銷處長李新基表示：「SystemVerilog具備獨特的優(yōu)勢可克服驗證復(fù)雜性，而UVM提供實現(xiàn)更佳驗證相互操作性的基礎(chǔ)架構(gòu)。我們的UVM支持結(jié)合了Verdi現(xiàn)有廣受業(yè)界采用的功能與更佳的UVM交易級記錄功能，萃取更多偵錯所需的關(guān)鍵數(shù)據(jù)。讓工程師以更自然的方式、更深入了解和分析testbench活動，進而判斷testbench或設(shè)計中是否發(fā)生了問題?！?/p>

更佳的UVM配置
SpringSoft在業(yè)界標準SystemVerilog鏈接庫支持之上完整支持 UVM源代碼。此外，SpringSoft在Verdi系統(tǒng)中提供了定制SystemVerilog文件，可清楚地記錄所有UVM組件之間的完整交易級數(shù)據(jù)到Verdi 的FSDB ( Fast Signal Database)。交易級數(shù)據(jù)可運用于既有的Verdi波形工具中，或全新推出的序列圖表(Sequence Diagram)中。這種自動化機制免除了手工記錄的麻煩，不必也不必改寫testbench將交易輸出為文字信息。

嶄新的UVM testbench偵錯功能運用Verdi環(huán)境的多功能交易級偵錯環(huán)境，讓工程師能夠在仿真后快速地進行testbench與設(shè)計的偵錯工作。主要功能包括電子表格式的表格檢視可以進行信息的排序與過濾，方便易用的類別瀏覽器(Class Browser)可以瀏覽Testbench結(jié)構(gòu)，還有自動化來源碼追蹤功能可以找出testbench問題的源頭。隨著UVM的使用不斷地演進并獲得廣大業(yè)界的采用，SpringSoft將計劃在Verdi加入更先進的動態(tài)數(shù)據(jù)記錄功能，并建立更多偵錯自動化功能。