賽靈思(Xilinx, Inc.)宣布推出三款關鍵連結(jié)功能IP，為3G+/4G 無線基地臺提供了可編程、具彈性和高成本效益的關鍵建置元素。該公司的 Serial RapidIO Gen 2 v1.2 Endpoint LogiCORE IP 、 JESD204 v1.1 LogiCORE IP 和 CPRI v4.1 LogiCORE IP 皆支援各種連結(jié)標準，能在開發(fā)更高容量無線設備時，協(xié)助業(yè)者克服設計挑戰(zhàn)。

賽靈思表示，隨著無線寬帶數(shù)據(jù)用戶數(shù)及使用需求的持續(xù)增溫，現(xiàn)今的無線基礎架構已無法滿足需求。行動寬帶使用者的數(shù)量在2010年已達5.6億，預計在2015年時會增加至21億；行動寬帶網(wǎng)絡的平均連網(wǎng)速度也將從2010年的1 Mbs，增加到2015年的5 Mbs。在這種情況下，賽靈思的LogiCORE IP將以更低的成本、更高的靈活度和整合度，協(xié)助業(yè)者解決系統(tǒng)頻寬越來越高所衍生的問題。

Serial RapidIO Gen 2 v1.2 Endpoint LogiCORE IP(第二代序列RapidIO v1.2 終端LogiCORE IP)符合RapidIO Trade Association的RapidIO Gen 2.2規(guī)格，也是業(yè)界首款真正的Gen 2.2軟IP核心，在1x/2x/4x通道寬度下，最高可支援6.25G線路速率。全新的IP包含一個高度靈活和最佳化的Serial RapidIO實體層內(nèi)核和一個邏輯(I/O)與傳輸層內(nèi)核，并具備7系列與Virtex 6 FPGA的支援，同時搭配可配置的緩沖設計、參考時脈模塊、重置模塊、以及配置架構參考設計，讓客戶可針對特定應用靈活選擇所需的功能模塊。這款IP更為FPGA/CPU/DSP多重處理器的組態(tài)提供雙倍的資料頻寬，能在無線基礎架構的系統(tǒng)中，建置復雜的算法和訊號處理功能，以因應持續(xù)增加的系統(tǒng)資料流量。

CPRI v4.1 LogiCORE IP 可支援通用公共射頻界面(CPRI)標準4.2版規(guī)格，是連結(jié)無線設備控制器(REC)或基頻/通道卡和一個以上無線設備單元(射頻卡)的最佳方案。隨著分散式基地臺和云端RAN無線網(wǎng)絡概念崛起，越來越多用戶可透過無線射頻獲得最佳的容量與覆蓋率。CPRI協(xié)定可透過遠端無線單元提供分散式基地臺。除此之外，IP內(nèi)核提供了最佳化的建置方案，可支援無線I/Q數(shù)據(jù)、無線單元管理、以及在單一高效率協(xié)定中進行同步化。藉由7系列FPGA的支援，賽靈思CPRI v4.1 LogiCORE IP能將遠端無線單元的連結(jié)力倍增至9.8G，進而能提升系統(tǒng)資料容量。

由于系統(tǒng)資料流量持續(xù)增加促使資料轉(zhuǎn)換器的取樣率快速提升，在這種情況下賽靈思的 JESD204B v1.1 LogiCORE IP使用1/2/4高速序列界面鏈路逐漸取代資料轉(zhuǎn)換器的寬型平行界面，解決了各種I/O限制和PCB 板線路設計成本和復雜度的問題。JESD204 v.1.1 LogiCORE IP是業(yè)界首款符合美國電子工程設計發(fā)展聯(lián)合協(xié)會(JEDEC) JESD204B標準的軟IP內(nèi)核，這項標準描述了序列資料界面及資料轉(zhuǎn)換器和邏輯元件之間的連結(jié)協(xié)定。這款IP獲得7系列FPGA的支援，能設定為JESD204B發(fā)送器連結(jié)到DAC元件，或可設定為連結(jié)到ADC元件的JESD204B接收器。

Serial RapidIO Gen 2 v1.2 LogiCORE IP、CPRI v4.1和JESD204B v1.1 LogiCORE IP核心皆包含在賽靈思的ISE Design Suite 13.3設計套件中，其中也有免費的評估版本。