全球電子設計創(chuàng)新領先企業(yè) Cadence 設計系統(tǒng)公司 （NASDAQ: CDNS）近日宣布，全球領先的晶圓廠之一中國中芯國際集成電路制造有限公司（SMIC）推出一款采用 Cadence Encounter 數字技術和 SMIC 40納米生產工藝的低功耗、高端工藝節(jié)點 IC 設計參考流程。該參考流程為設計團隊進行復雜 SoC 設計提供了一個可預測的快速解決方案，可應用于類型廣泛的低功耗產品，包括諸如平板電腦和智能手機等最新消費電子產品。

SMIC-Cadence 流程通過高端電源管理功能實現設計自動化。這種已通過實際生產驗證的設計方法全面貫穿于整個 Cadence RTL 到 GDSII 的流程，涵蓋 Encounter RTL Compiler、Encounter Conformal Low Power、Encounter Digital Implementation System、Encounter Timing System、Encounter Power System、Cadence QRC、 Cadence CMP Predictor 和 Cadence Physical Verification System 多種設計工具。

“我們與 Cadence 密切合作開發(fā)參考流程，幫助我們的客戶加快其差異化的低功耗、高性能芯片的設計，” SMIC 設計服務部副總裁湯天申表示，“通過將此具有互操作性、低功耗、基于通用功耗格式（CPF）的流程應用于從 RTL 到 GDSII 全程，設計團隊可以達到40納米低功耗高端節(jié)點設計更快的量產化。”

“Cadence 與 SMIC 合作幫助共同的客戶從全套數字設計技術中獲益，這些技術包括時序與信號完整性簽核的展平式低功耗實現流程、低功耗物理綜合、閉環(huán)低功耗驗證與物理驗證，”Cadence 戰(zhàn)略聯盟部總監(jiān) John Murphy 說，“使用這種可靠的流程以及 SMIC 40納米生產工藝，客戶可以用差異化的方法進行低功耗設計，使其更快地將低功耗的產品打入市場。”