21ic訊 MathWorks 于日前宣布，F(xiàn)LIR Systems 通過使用 MATLAB 和 HDL Coder，將熱成像 FPGA 開發(fā)過程中從概念的形成到構(gòu)建可在現(xiàn)場測試的原型的時間縮短了 60%。通過使用 MATLAB 來設(shè)計、仿真和評估算法，并使用 HDL Coder 在 FPGA 上快速實現(xiàn)最佳算法，F(xiàn)LIR 成功加快了開發(fā)進程，僅用數(shù)小時便強化原有功能并將代碼重新用于原型設(shè)計和生產(chǎn)，而不必耗費數(shù)周的時間。

借助 MATLAB 和 HDL Coder，F(xiàn)LIR 的算法工程師可以自行生成 FPGA 原型，無需為可能并不完全了解相應(yīng)算法的硬件工程師提供書面說明文檔。這種新的熱成像算法開發(fā)工作流程還可消除將算法手動轉(zhuǎn)換成 HDL 的過程中容易出錯的步驟，使開發(fā)人員有更多的時間來更多地嘗試設(shè)計迭代。這樣，F(xiàn)LIR 算法工程師就能夠探索各種不同的設(shè)計方案，從而對最終原型充滿信心，并將代碼重新用于生產(chǎn)。

FLIR Systems 的圖像處理技術(shù)經(jīng)理 Nicholas Hogasten 表示：“借助 MATLAB 和 HDL Coder，我們能夠更快地對市場需求做出響應(yīng)?，F(xiàn)在我們之所以能夠坦然應(yīng)對各種變局，原因在于我們可在數(shù)周內(nèi)將新的創(chuàng)意引入具有實時性能的硬件原型上。工程設(shè)計過程有了更多樂趣，工作滿意度和客戶滿意度也因此得到提升。”

MathWorks 的 HDL 技術(shù)市場經(jīng)理 Sudhir Sharma 指出：“為了快速準確地開發(fā) FPGA，算法工程師們需要一個有利的環(huán)境來促成從理念到實現(xiàn)的迭代設(shè)計過程?，F(xiàn)在，借助 HDL Coder，算法工程師們只需遵循由按鈕構(gòu)成的工作流程，即可在 FPGA 上對其 MATLAB 和 Simulink 算法進行原型設(shè)計和驗證。”

圖為 原始圖像（頂端）和應(yīng)用濾波器（通過 HDL Coder 開發(fā)而得）后的圖像（底端）