Cadence設(shè)計系統(tǒng)公司日前宣布TSMC已選擇Cadence解決方案作為其20納米的設(shè)計架構(gòu)。Cadence解決方案包括Virtuoso定制/模擬以及Encounter RTL-to-Signoff平臺。

TSMC 20納米參考流程在Encounter和Virtuoso平臺上吸收了新功能和新方法，并兼顧到最新的重要布線特征、時序收斂和設(shè)計尺寸。

在定制/模擬設(shè)計方面，Virtuoso技術(shù)支持行業(yè)標(biāo)準(zhǔn)OpenAccess數(shù)據(jù)庫中新的20納米約束條件，包括G0規(guī)則、顏色感知版圖的互動著色、約束驅(qū)動的預(yù)著色流程、奇數(shù)環(huán)的預(yù)防和偵測、高級Pcell對接、以及局域互聯(lián)層支持。Cadence Integrated Physical Verification System是一種設(shè)計中系統(tǒng)，它在Virtuoso平臺上集成了Cadence Physical Verification System。

數(shù)字設(shè)計方面，Encounter RTL-to-GDSII支持20納米規(guī)則、用以進(jìn)行生成即正確的布局和布線的新FlexColor雙成型技術(shù)、Encounter RTL Compiler和用更短的周轉(zhuǎn)時間達(dá)到更好的效果的Encounter Digital Implementation(EDI)System的GigaOpt優(yōu)化。

對于簽收，Cadence Encounter Timing System提供先進(jìn)的波形造型和多值SPEF，以進(jìn)行雙造型RC提取。Cadence QRC Extraction提供DPT感知的拐角提取技術(shù)，同時支持LEF/DEF和GDSII流程。Cadence物理驗證系統(tǒng)提供20納米雙成型和更多的DRC糾錯支持，TSMC設(shè)計規(guī)則現(xiàn)可用于物理驗證系統(tǒng)。Encounter Power System提供精確、基本和復(fù)雜的基于拓?fù)涞腅M規(guī)則，而Litho Physical Analyzer和Litho Electrical Analyzer已經(jīng)升級為20納米模式，以進(jìn)行熱點分析和修復(fù)。

總之，TSMC已采納Cadence技術(shù)用于其定制設(shè)計參考流程，這展現(xiàn)了通過通用技術(shù)設(shè)置、集成的同步模擬和數(shù)字版圖來設(shè)計定制和數(shù)字支持模擬電路的一種方式方法。

“Cadence專注于為我們的客戶提供他們所需的技術(shù)以解決當(dāng)今復(fù)雜設(shè)計中的最大難題，比如低功耗。”Cadence硅實現(xiàn)集團(tuán)的高級副總裁Chi-Ping Hsu博士說，“我們一直同TSMC以及我們共同的客戶緊密合作，開發(fā)綜合解決方案，以解決20納米的設(shè)計問題。我們的Virtuoso和Encounter 20納米技術(shù)的獨特結(jié)合，形成了統(tǒng)一流程，可以解決最具挑戰(zhàn)的低功耗混合信號芯片問題。”

“安裝設(shè)計工具以滿足20納米需求，這是只有通過緊密合作才能完成的艱巨任務(wù)。”TSMC設(shè)計架構(gòu)市場部高級主管Suk Lee說，“20納米流程需要新的方法促使在工藝節(jié)點可用的同時，生態(tài)環(huán)境也同樣可以接受這樣的生產(chǎn)設(shè)計。我們同Cadence的合作包含了完整的混合信號和數(shù)字流程，以確保雙成型需求得到實現(xiàn)和驗證。這將有助于我們共同的客戶利用這個新的工藝節(jié)點盡快得到工作芯片。”