日前，Cadence設計系統(tǒng)公司宣布模擬界面元件領(lǐng)先供應商Avago Technologies使用Cadence Encounter Digital Implementation(EDI)系統(tǒng)在其大型28納米網(wǎng)絡芯片設計中，大幅度加快了設計進度，提高了工程效率。Avago實現(xiàn)了1GHz的性能，比之前所用軟件設計的芯片提高了57%。此外，通過更快的時序閉合和更少設計迭代，全芯片實現(xiàn)的總時間也大大改進。Cadence目前正在與Avago合作開發(fā)其下一款高速網(wǎng)絡芯片——一個1.5億門級的設計。

“通過與Cadence合作，我們提高了28納米設計的效率，”Avago的ASIC產(chǎn)品部門副總裁兼總經(jīng)理Frank Ostojic說，“EDI系統(tǒng)的最新GigaOpt技術(shù)可幫助改善運行時間，這對于我們大型設計的上市時間非常重要。”

EDI系統(tǒng)提供了一種有效的方法優(yōu)化高性能、千兆級設計的功耗、性能和面積。此外，EDI系統(tǒng)中內(nèi)嵌的“設計內(nèi)”簽收功能可確保實現(xiàn)期間的時序與功耗計算與簽收引擎最后生成的計算結(jié)果之間的相關(guān)性，減少實現(xiàn)與簽收階段之間的迭代次數(shù)，為設計團隊提高效率。

GigaOpt 技術(shù)是今年初EDI系統(tǒng)剛剛推出的一種獨特的技術(shù)，綜合了物理感知型綜合技術(shù)與物理優(yōu)化，實現(xiàn)更快的時序閉合與更好的相關(guān)結(jié)果。這是一種功能強大的優(yōu)化技術(shù)，在尖端的高性能處理器中應用多線程處理。在Avago最新的28納米設計中，GigaOpt的“route-driven”優(yōu)化技術(shù)會在流程中較早階段就考慮到布線層的因素，能夠極大改進時序優(yōu)化的最終結(jié)果。

“Avago 面臨著巨大的挑戰(zhàn)，要迅速將極其復雜的設計打入市場，同時又要保持其高指標，確保做出高質(zhì)量的芯片，”Cadence硅實現(xiàn)部門研發(fā)高級副總裁Chi- Ping Hsu博士說，“EDI系統(tǒng)有GigaOpt引擎等多種先進技術(shù)，能夠幫助Avago達成其大型項目的功耗、性能與面積要求。”