Cadence設(shè)計(jì)系統(tǒng)公司近日發(fā)布了新版 Incisive® 功能驗(yàn)證平臺，再一次為整體驗(yàn)證性能和生產(chǎn)率設(shè)定新標(biāo)準(zhǔn)。同時(shí)應(yīng)對知識產(chǎn)權(quán)(IP)模塊級到芯片級及片上系統(tǒng)(SoC)驗(yàn)證的挑戰(zhàn)，Incisive13.2 平臺通過兩個(gè)新的引擎及附加的自動(dòng)化功能，把仿真性能提升了一個(gè)數(shù)量級來加速SoC驗(yàn)證的收斂。

對于IP模塊級到芯片級的驗(yàn)證，具有以下提升：

· Incisive Formal Verifier和 Incisive Enterprise Verifier中的新的Trident引擎對形式分析的性能提升最高達(dá)20倍

· Incisive Enterprise Simulator中新的約束引擎提高 UVM 和 SystemVerilog testbench 仿真速度及在Palladium® 平臺的仿真加速速度最高達(dá)10倍

· Incisive Debug Analyzer中的對 SystemVerilog 新的支持功能結(jié)合獨(dú)有的 UVM 調(diào)試功能和 Incisive 企業(yè)仿真器(IES)中 SimVision 調(diào)試環(huán)境下對探測功能的優(yōu)化可以降低數(shù)據(jù)庫大小達(dá) 10 倍

· 新的 IEEE 1647 e 無需仿真的單元測試，可減少測試平臺代碼調(diào)試時(shí)間達(dá)30%

對于 SoC 驗(yàn)證，具有以下提升：

· Incisive Enterprise Simulator和Incisive Enterprise Verifier中對X-propagation的全面支持可提高 SoC 復(fù)位，低功耗仿真速度達(dá) 5 倍

· Incisive 數(shù)字混合信號中針對 SystemVerilog IEEE 1800-2012 實(shí)數(shù)建模支持的新功能選項(xiàng)可提高混合信號仿真速度超過 100 倍。

“我們必須用有限的資源面對不斷增長的驗(yàn)證挑戰(zhàn)。”安霸公司(Ambarella， Inc.)工程部門副總裁 Chan Lee 指出：“2013 年，我們通過采用X-propagation，幫助我們顯著的加快針對復(fù)位的仿真性能。Incisive 驗(yàn)證平臺提供的附加自動(dòng)化功能有助于提高我們的驗(yàn)證生產(chǎn)率。”

“驗(yàn)證工程師面臨時(shí)間和強(qiáng)大驗(yàn)證性能需求方面的壓力。Incisive 13.2 不但解決了這些問題，同時(shí)還超越了每秒原始時(shí)鐘所賦予的內(nèi)涵，囊括從Formal Apps、調(diào)試到度量指標(biāo)的分析來加速驗(yàn)證過程的收斂。自動(dòng)化與集成的結(jié)合為我們的客戶提供真正的收益，從而減輕 SoC 驗(yàn)證的壓力。” Cadence高級驗(yàn)證解決方案研發(fā)副總裁 Andy Eliopoulos 說。