楷登電子近日正式公布其與臺(tái)灣積體電路制造股份有限公司(TSMC)全新12nm FinFET緊湊型(12FFC)工藝技術(shù)開發(fā)的合作內(nèi)容。憑借Cadence® 數(shù)字與Signoff解決方案、定制/模擬電路仿真解決方案及IP，系統(tǒng)級芯片(SoC)設(shè)計(jì)師可以利用12FFC工藝開發(fā)正在快速發(fā)展的中端移動(dòng)和高端消費(fèi)電子應(yīng)用。上述應(yīng)用對PPA性能(功耗、性能和面積)的要求更高，為此，Cadence正與12FFC工藝的早期客戶開展緊密合作。

Cadence數(shù)字與簽核及定制/模擬電路仿真工具已獲得TSMC為12FFC工藝設(shè)立的新版設(shè)計(jì)規(guī)則手冊(DRM)認(rèn)證，支持TSMC的全新12FFC工藝技術(shù);流程設(shè)計(jì)工具包(PDK)也已發(fā)布，供客戶下載。此外，Cadence專門開發(fā)設(shè)計(jì)庫特征化工具流程，并為已經(jīng)采納12FFC工藝的客戶開發(fā)全新IP。

12FFC數(shù)字簽核與定制/模擬電路仿真工具認(rèn)證

已獲得12FFC工藝認(rèn)證的Cadence數(shù)字與Signoff，以及定制/模擬電路仿真工具包括：

· Innovus™ 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)：符合TSMC 12FFC設(shè)計(jì)需求，包括布圖規(guī)劃、利用色彩/pin訪問/變更感知集成的時(shí)序收斂實(shí)現(xiàn)布局和布線，以及時(shí)鐘樹和功耗優(yōu)化;提高生產(chǎn)力，縮短周轉(zhuǎn)時(shí)間。

· Quantus™ QRC提取解決方案：所有12FFC建模特征皆符合TSMC的精度要求，對標(biāo)代工黃金標(biāo)準(zhǔn)(Foundry Golden)，支持多重曝光，并內(nèi)置3D提取功能。

· Tempus™ 時(shí)序簽核解決方案：支持延遲和信號完整性效應(yīng)的集成高級工藝計(jì)算;支持靜態(tài)時(shí)序分析(STA);包括低電壓應(yīng)用在內(nèi)，皆符合TSMC嚴(yán)苛的精度標(biāo)準(zhǔn)。

· Voltus™ IC電源完整性解決方案：單元級電源完整性工具。全面支持電遷移和電壓降(EM/IR)設(shè)計(jì)規(guī)則和要求的同時(shí)，高精度實(shí)現(xiàn)全芯片SoC電源簽核。

· Voltus-Fi定制化電源完整性解決方案：SPICE級的精確工具。全面支持電遷移和電壓降(EM/IR)的設(shè)計(jì)規(guī)則和要求，實(shí)現(xiàn)晶體管級仿真、存儲(chǔ)及定制化數(shù)字IP模塊的分析與簽核。

· Virtuoso® 定制化IC先進(jìn)節(jié)點(diǎn)平臺(tái)：支持從設(shè)計(jì)實(shí)施到驗(yàn)證的創(chuàng)新流程，提高生產(chǎn)力;集成電氣與物理設(shè)計(jì)檢查，并符合TSMC認(rèn)證Cadence簽核平臺(tái)的相關(guān)標(biāo)準(zhǔn)。

· Spectre® 仿真平臺(tái)：包括Spectre電路仿真工具、Spectre并行加速仿真工具(APS)、Spectre eXtensive 分區(qū)仿真工具(XPS)，完全支持具有自發(fā)熱和可靠性效應(yīng)的先進(jìn)節(jié)點(diǎn)設(shè)備模型，快速精準(zhǔn)的實(shí)現(xiàn)電路仿真。

· 物理驗(yàn)證系統(tǒng)：采用多項(xiàng)先進(jìn)技術(shù)和工作規(guī)則，支持設(shè)計(jì)規(guī)則檢查(DRC)、電路布局驗(yàn)證(LVS)、先進(jìn)金屬填充、良率評估、壓敏檢查及實(shí)時(shí)設(shè)計(jì)簽核。

· 光刻電氣分析器：支持版圖依賴效應(yīng)(LDE)感知再仿真、版圖分析、匹配約束檢查、LDE貢獻(xiàn)報(bào)告;并可以依據(jù)部分版圖生成固定方案，加速12FFC模擬設(shè)計(jì)收斂。

Cadence數(shù)字與簽核工具支持12FFC工藝所需的增強(qiáng)布圖規(guī)劃、布局、布線及提取功能。Cadence定制/模擬電路仿真工具提供豐富的底層支持與功能，助設(shè)計(jì)師獲得遠(yuǎn)高于傳統(tǒng)工藝的生產(chǎn)力，精準(zhǔn)的快速實(shí)現(xiàn)12FFC設(shè)計(jì)驗(yàn)證，同時(shí)確保高性能及高可靠性。

12FFC設(shè)計(jì)庫參數(shù)描述工具流程

Cadence Virtuoso Liberate™ 參數(shù)特征化解決方案和 Virtuoso Variety™ 統(tǒng)計(jì)參數(shù)描述解決方案也獲得TSMC批準(zhǔn)，將為包括高級時(shí)序、噪聲和功耗模型在內(nèi)的7nm工藝提供Liberty內(nèi)容庫。憑借創(chuàng)新的自由變量形式(LVF)描述方法，上述解決方案可以實(shí)現(xiàn)工藝變更簽核;并創(chuàng)建電遷移(EM)模型，實(shí)現(xiàn)EM信號優(yōu)化及簽核。

面向12FFC的 IP合作

過去數(shù)年，Cadence與采用16FF+ 與16FFC工藝的核心客戶緊密合作，并于今日開始與12FFC客戶展開合作，開發(fā)面向智能手機(jī)、平板電腦及其他高端消費(fèi)電子應(yīng)用的下一代應(yīng)用處理器。目前，Cadence正將其旗艦產(chǎn)品LPDDR4 PHY遷移至12FFC工藝節(jié)點(diǎn)，目標(biāo)傳輸速度4266Mbps，助客戶充分發(fā)揮12FFC工藝的優(yōu)勢。同時(shí)，Cadence已經(jīng)完成面向12FFC的LPDDR控制器IP開發(fā)。憑借更高速的處理器和全新的緊湊型標(biāo)準(zhǔn)單元庫，采用12FFC工藝的客戶將得以進(jìn)一步縮小芯片尺寸，大幅降低設(shè)備功耗。

“我們的客戶希望使用最高質(zhì)量的設(shè)計(jì)工具、IP和工藝技術(shù)，而且非常重視工具的靈活性，以實(shí)現(xiàn)每個(gè)SoC項(xiàng)目的具體目標(biāo)。” Cadence公司全球副總裁兼數(shù)字與簽核事業(yè)部、系統(tǒng)與驗(yàn)證事業(yè)部總經(jīng)理Anirudh Devgan博士表示， “除了高性能和節(jié)約成本，TSMC的全新12FFC可以助客戶充分發(fā)揮FinFET工藝的優(yōu)勢。我們與TSMC合作開發(fā)了豐富的工具和IP，共同客戶將使用熟悉的工具和流程，在各自領(lǐng)域大展身手。”

“12FFC工藝是介于16nm和7nm工藝之間的另一種理想選擇，提升了客戶在打造面積與功耗敏感應(yīng)用時(shí)的靈活性。” TSMC設(shè)計(jì)架構(gòu)市場部資深總監(jiān)Suk Lee表示。 “得益于和Cadence的長期合作，我們及時(shí)推出了針對全新12FFC工藝的強(qiáng)大工具、流程和IP。”