根據(jù)外媒的報道，臺積電宣布他們已經(jīng)完成了5納米工藝的基礎設施設計，進一步晶體管密度和性能。臺積電的5納米工藝將再次采用EUV技術，從而提高產(chǎn)量和性能。

根據(jù)臺積電的說法，5納米工藝比其7納米工藝提升很大，以Arm Cortex-A72內(nèi)核為例，工藝改進使得邏輯密度提高1.8倍，時鐘速度增加15%，SRAM和模擬電路面積減少，這意味著每個晶圓的芯片數(shù)量更多。該工藝適用于移動，互聯(lián)網(wǎng)和高性能計算應用程序。臺積電還為硅設計流程方案提供在線工具，這些方案針對5 nm工藝進行了優(yōu)化。據(jù)報道，臺積電現(xiàn)已開始風險生產(chǎn)。