近日，國(guó)內(nèi)一硬件網(wǎng)站論壇上公布了一些NVIDIA于幾個(gè)月前在斯坦福大學(xué)展示用的幻燈片，展示了NVIDIA ExaScale計(jì)劃的核心——Echelon的具體芯片示意圖和具體架構(gòu)等。

從圖上可以看出，Echelon芯片和之前我們報(bào)道的相似，各個(gè)SM模塊獨(dú)立命名為“NoC”（Network on Chip）通過(guò)內(nèi)部界面，經(jīng)由L2 Cache和內(nèi)存控制器與其他SM相互連接。有所不同的是，去年在美國(guó)西雅圖舉行的SC10超級(jí)計(jì)算大會(huì)上NVIDIA首席科學(xué)家Bill Dally透露的Echelon含128個(gè)SM模塊，而在這里變成了256個(gè)。

其余指標(biāo)大致相同，每個(gè)SM模塊里面含8個(gè)SM Lane（類似CUDA Core），芯片中間的8個(gè)LOC即Latency Processor也就是Project Denver要制造的主要東西。整體芯片面積為17*17約290平方毫米，采用逼近硅芯片極限的10nm制程工藝制造。（看到這里先別說(shuō)火星，畢竟DARPA給出的時(shí)間表是2017/2018年出最終成果）

CPU核心架構(gòu)

Lane核心架構(gòu)

比起來(lái)SC10時(shí)，Echelon的雙精度浮點(diǎn)運(yùn)算能力降至16TFLOPS，cho稱可能是新的數(shù)據(jù)沒(méi)有算上CPU的原因。

最新的Echelon模塊圖解