日前，麻省理工學(xué)院 (MIT) 的研究員將在著名的國際固態(tài)電路會議 (ISSCC) 上展示一款采用德州儀器 (TI) 先進 65 納米 CMOS 工藝制造的超低功耗 (ULP) 256kb 靜態(tài)隨機存取存儲器 (SRAM) 測試器件。該款 SRAM 專為要求高性能、低功耗的電池供電設(shè)備開發(fā)而成，能夠提供業(yè)界最低的電壓，而且設(shè)計人員正在考慮為該產(chǎn)品采用 TI 的 SmartReflex™ 電源管理技術(shù)來延長移動產(chǎn)品的電池使用壽命。
與 0.6 V 的 6T 對應(yīng)產(chǎn)品相比，0.4 V 亞閾值的 SRAM的泄漏功率降低了 2.25 倍。256kb SRAM 利用 TI 65 納米工藝實現(xiàn)了更小巧的外形，每個位單元 (bitcell) 包含 10 顆晶體管，使工作電壓能夠降至 400mV。
MIT 的 Anantha P. Chandrakasan 教授指出：“超低功耗工作對許多新興商業(yè)和軍事應(yīng)用而言都是至關(guān)重要的。MIT 研究生利用 TI 與 DARPA 的資金開發(fā)出了采用 65 納米CMOS 工藝的超低電壓邏輯與存儲器電路，工作電壓低于 400mV。供電電壓能降到如此低的水平，這對期望能耗最低的應(yīng)用至關(guān)重要，同時能實現(xiàn)超動態(tài)的電壓縮放 (U-DVS)。ULP 技術(shù)的目的就是大幅降低功耗，同時盡可能減小對系統(tǒng)性能的影響?！?
SRAM 開發(fā)是針對電池供電設(shè)備推出超低功耗 (ULP) 邏輯和存儲器計劃的一部分，建立在 TI 與 MIT 多年合作的基礎(chǔ)之上，并由美國國防高級研究計劃局 (DARPA) 提供部分資金。該合作項目致力于節(jié)約有限電力，使電壓降至亞閾值，并確保實現(xiàn)超低功耗與高性能。此外，開發(fā)存儲器模塊和邏輯與開關(guān)模式電源 (SMPS) 等其它功能也屬于該項目范圍。
MIT 的工作包括分析給定系統(tǒng)的最小功耗點，根據(jù)亞閾值電路的功耗特點進行建模，以及電路類型與架構(gòu)的開發(fā)等。MIT 以新興應(yīng)用為重點研究對象，因為能源效率的重要性對這些應(yīng)用來說大大超過了傳統(tǒng)的速度需求。
MIT 與 TI 聯(lián)合開發(fā)的 SRAM 器件建立在 TI 先進的 65 納米工藝基礎(chǔ)之上，其集成的多種技術(shù)能夠充分滿足業(yè)界日益增長的低功耗要求。多媒體及其他高級功能對處理能力的要求不斷提高，同時逐步降低功耗并控制散熱也變得至關(guān)重要，這對無線應(yīng)用而言尤為如此。TI 解決方案是 SmartReflex™ 動態(tài)電源管理技術(shù)，這種技術(shù)可根據(jù)用戶需求自動調(diào)節(jié)電源電壓，從而有助于控制功耗。
SmartReflex 技術(shù)通過監(jiān)控電路速度可以動態(tài)地調(diào)節(jié)電壓，以便在不降低系統(tǒng)性能的情況下準(zhǔn)確地滿足性能要求。因此，對于每一種工作頻率而言，我們都能恰到好處地采用最低的功率，這就延長了電池的使用壽命，并降低了設(shè)備產(chǎn)生的熱量。SmartReflex 技術(shù)能夠?qū)?nbsp;256kb SRAM 的電壓調(diào)節(jié)至亞閾值，這進一步突顯和擴展了其強大的功能。
TI 高級研究員兼TI 無線芯片技術(shù)中心總監(jiān) Uming Ko 博士指出：“在 MIT世界級的研究工作中，以及在對未來移動 SoC 產(chǎn)品意義深遠(yuǎn)的 ULP 設(shè)計技術(shù)方面，TI 發(fā)揮了自身的作用，并因此深感自豪。TI 將在未來移動 SoC 設(shè)計中充分利用這些技術(shù)，進一步加大推出新型無線娛樂、通信及連接功能的力度，實現(xiàn)更高的質(zhì)量、更長的移動設(shè)備工作時間以及更精彩的用戶體驗?！?
TI 先進的 65 納米工藝技術(shù)于去年 12 月通過質(zhì)量認(rèn)證并開始投入量產(chǎn)。TI 65納米工藝可在更緊湊的空間內(nèi)實現(xiàn)更強的處理能力，同時不會導(dǎo)致功耗增加。TI 率先在業(yè)界實現(xiàn) 65 納米工藝技術(shù)的量產(chǎn)，面向包括無線通信領(lǐng)域等在內(nèi)的各種目標(biāo)市場大量推出產(chǎn)品。
TI 首先于 2004 年早些時候透露了其工藝技術(shù)，并于 2005 年 3 月宣布推出無線數(shù)字基帶處理器的樣片。與 TI 90 納米工藝相比，該工藝技術(shù)使晶體管的密度增加了一倍，功能相當(dāng)?shù)脑O(shè)計占用面積縮小了一半，而晶體管性能卻實現(xiàn)了高達(dá) 40% 的顯著提升。此外，TI 65 納米工藝還大幅降低了空閑狀態(tài)下晶體管的漏電流功耗，同時在“片上系統(tǒng)”(SoC)結(jié)構(gòu)中集成了上億個晶體管以支持模擬和數(shù)字功能。
與 0.6 V 的 6T 對應(yīng)產(chǎn)品相比，0.4 V 亞閾值的 SRAM的泄漏功率降低了 2.25 倍。256kb SRAM 利用 TI 65 納米工藝實現(xiàn)了更小巧的外形，每個位單元 (bitcell) 包含 10 顆晶體管，使工作電壓能夠降至 400mV。
MIT 的 Anantha P. Chandrakasan 教授指出：“超低功耗工作對許多新興商業(yè)和軍事應(yīng)用而言都是至關(guān)重要的。MIT 研究生利用 TI 與 DARPA 的資金開發(fā)出了采用 65 納米CMOS 工藝的超低電壓邏輯與存儲器電路，工作電壓低于 400mV。供電電壓能降到如此低的水平，這對期望能耗最低的應(yīng)用至關(guān)重要，同時能實現(xiàn)超動態(tài)的電壓縮放 (U-DVS)。ULP 技術(shù)的目的就是大幅降低功耗，同時盡可能減小對系統(tǒng)性能的影響?！?
SRAM 開發(fā)是針對電池供電設(shè)備推出超低功耗 (ULP) 邏輯和存儲器計劃的一部分，建立在 TI 與 MIT 多年合作的基礎(chǔ)之上，并由美國國防高級研究計劃局 (DARPA) 提供部分資金。該合作項目致力于節(jié)約有限電力，使電壓降至亞閾值，并確保實現(xiàn)超低功耗與高性能。此外，開發(fā)存儲器模塊和邏輯與開關(guān)模式電源 (SMPS) 等其它功能也屬于該項目范圍。
MIT 的工作包括分析給定系統(tǒng)的最小功耗點，根據(jù)亞閾值電路的功耗特點進行建模，以及電路類型與架構(gòu)的開發(fā)等。MIT 以新興應(yīng)用為重點研究對象，因為能源效率的重要性對這些應(yīng)用來說大大超過了傳統(tǒng)的速度需求。
MIT 與 TI 聯(lián)合開發(fā)的 SRAM 器件建立在 TI 先進的 65 納米工藝基礎(chǔ)之上，其集成的多種技術(shù)能夠充分滿足業(yè)界日益增長的低功耗要求。多媒體及其他高級功能對處理能力的要求不斷提高，同時逐步降低功耗并控制散熱也變得至關(guān)重要，這對無線應(yīng)用而言尤為如此。TI 解決方案是 SmartReflex™ 動態(tài)電源管理技術(shù)，這種技術(shù)可根據(jù)用戶需求自動調(diào)節(jié)電源電壓，從而有助于控制功耗。
SmartReflex 技術(shù)通過監(jiān)控電路速度可以動態(tài)地調(diào)節(jié)電壓，以便在不降低系統(tǒng)性能的情況下準(zhǔn)確地滿足性能要求。因此，對于每一種工作頻率而言，我們都能恰到好處地采用最低的功率，這就延長了電池的使用壽命，并降低了設(shè)備產(chǎn)生的熱量。SmartReflex 技術(shù)能夠?qū)?nbsp;256kb SRAM 的電壓調(diào)節(jié)至亞閾值，這進一步突顯和擴展了其強大的功能。
TI 高級研究員兼TI 無線芯片技術(shù)中心總監(jiān) Uming Ko 博士指出：“在 MIT世界級的研究工作中，以及在對未來移動 SoC 產(chǎn)品意義深遠(yuǎn)的 ULP 設(shè)計技術(shù)方面，TI 發(fā)揮了自身的作用，并因此深感自豪。TI 將在未來移動 SoC 設(shè)計中充分利用這些技術(shù)，進一步加大推出新型無線娛樂、通信及連接功能的力度，實現(xiàn)更高的質(zhì)量、更長的移動設(shè)備工作時間以及更精彩的用戶體驗?！?
TI 先進的 65 納米工藝技術(shù)于去年 12 月通過質(zhì)量認(rèn)證并開始投入量產(chǎn)。TI 65納米工藝可在更緊湊的空間內(nèi)實現(xiàn)更強的處理能力，同時不會導(dǎo)致功耗增加。TI 率先在業(yè)界實現(xiàn) 65 納米工藝技術(shù)的量產(chǎn)，面向包括無線通信領(lǐng)域等在內(nèi)的各種目標(biāo)市場大量推出產(chǎn)品。
TI 首先于 2004 年早些時候透露了其工藝技術(shù)，并于 2005 年 3 月宣布推出無線數(shù)字基帶處理器的樣片。與 TI 90 納米工藝相比，該工藝技術(shù)使晶體管的密度增加了一倍，功能相當(dāng)?shù)脑O(shè)計占用面積縮小了一半，而晶體管性能卻實現(xiàn)了高達(dá) 40% 的顯著提升。此外，TI 65 納米工藝還大幅降低了空閑狀態(tài)下晶體管的漏電流功耗，同時在“片上系統(tǒng)”(SoC)結(jié)構(gòu)中集成了上億個晶體管以支持模擬和數(shù)字功能。
下載文檔
