富士通半導(dǎo)體和SuVolta宣布，通過將SuVolta的PowerShrink低功耗CMOS與富士通半導(dǎo)體的低功耗工藝技術(shù)集成，已經(jīng)成功地 展示了在0.425V超低電壓下，SRAM(靜態(tài)隨機(jī)存儲)模塊可以正常運(yùn)行。這些技術(shù)降低能耗，為即將出現(xiàn)的終極“生態(tài)”產(chǎn)品鋪平道路。技術(shù)細(xì)節(jié)和結(jié)果 將會在12月5日開始在華盛頓召開的2011年國際電子器件會議（IEDM）上發(fā)表。

從移動電子產(chǎn)品到因特網(wǎng)共享服務(wù)器，以及網(wǎng)絡(luò)設(shè)備，控制功耗成為增加功能的主要限制。而供應(yīng)電壓又是決定功耗的重要因素。之前，CMOS的電源電壓 隨著器件尺寸減小而穩(wěn)定下降，在130nm技術(shù)結(jié)點(diǎn)已降至大約1.0V。但在那之后，技術(shù)結(jié)點(diǎn)已縮小到28nm，電源電壓卻沒有隨之進(jìn)一步降低。電源供應(yīng) 電壓降低的最大障礙是嵌入的SRAM模塊最低工作電壓。

結(jié)合SuVolta的Deeply Depleted Channel (DDC)晶體管技術(shù) – 該公司的PowerShrink平臺組件之一 – 與富士通半導(dǎo)體的尖端工藝，兩家公司已經(jīng)證實(shí)通過將CMOS晶體管臨界電壓（VT）的波動降低一半，576Kb的SRAM可在0.4伏附近正常工作。該項(xiàng) 技術(shù)與現(xiàn)有設(shè)施匹配良好，包括現(xiàn)有的芯片系統(tǒng)（SoC）設(shè)計(jì)布局，設(shè)計(jì)架構(gòu)比如基體偏壓控制，以及制造工具。

背景

遵循微縮定律，在130nm技術(shù)結(jié)點(diǎn)CMOS電源供應(yīng)電壓逐步降低到大約1.0V。但是，盡管工藝技術(shù)已經(jīng)由 130nm繼續(xù)縮小到28nm，電源電壓卻還保持在1.0V左右的水平。由于動態(tài)功率與供應(yīng)電壓的平方成正比，能耗已經(jīng)成為CMOS技術(shù)的主要問題。電壓 降低止步于130nm結(jié)點(diǎn)的原因是多處波動來源，包括隨機(jī)雜質(zhì)擾動（RDF）。RDF是器件及工藝波動的一種形式，由注入雜質(zhì)濃度或晶體管通道內(nèi)摻雜原子 的擾動引起。RDF導(dǎo)致同一芯片上不同晶體管的臨界電壓（VT）出現(xiàn)偏差。

已見報(bào)道的兩種特殊結(jié)構(gòu)可以成功減小RDF：ETSOI和Tri-Gate – FinFET技術(shù)的一種。但是，這兩種技術(shù)都非常復(fù)雜，使得他們很難與現(xiàn)有設(shè)計(jì)和制造設(shè)施匹配。

SuVolta的DDC晶體管

圖1所示為SuVolta的DDC晶體管在富士通半導(dǎo)體的低功耗CMOS工藝中的應(yīng)用。晶體管截面電子顯微圖（TEM）顯示晶體管在平面基體硅結(jié)構(gòu)上制造而成。

圖1. DDC晶體管截面

降低SRAM最低工作電壓

對于大多數(shù)芯片，降低供應(yīng)電壓的限制來自于SRAM。如圖2所示，富士通半導(dǎo)體和SuVolta展示了在低至0.425V電壓下仍然能夠正常工作的 SRAM模塊。由于SRAM是降低供應(yīng)電壓最大的挑戰(zhàn)，該項(xiàng)成果意味著DDC將使得多種基于CMOS的電路在0.4V左右運(yùn)作成為現(xiàn)實(shí)。

圖2顯示了576k SRAM宏模塊在不同電壓下的良率。良率由所有比特都通過的宏模塊數(shù)目計(jì)算而得。

圖2. 576k SRAM良率

總結(jié)與未來計(jì)劃

DDC晶體管的工藝流程已經(jīng)成功建立。所制造的DDC晶體管顯示VT波動比基準(zhǔn)流程改善了50%，并且產(chǎn)出在0.425V電壓下仍能運(yùn)作的SRAM，充分證明了DDC晶體管有能力將供應(yīng)電壓降低到0.4V左右。

富士通半導(dǎo)體將發(fā)展這項(xiàng)技術(shù)并積極回應(yīng)客戶在消費(fèi)電子產(chǎn)品，移動設(shè)備及其他領(lǐng)域?qū)τ诘凸?低電壓運(yùn)行的要求。