【導(dǎo)讀】16日，臺(tái)積電宣布，與北京清華大學(xué)共同發(fā)表65奈米產(chǎn)學(xué)合作成果，該校于半數(shù)位鎖相回路(Phase Lock Loop)以及類比數(shù)位轉(zhuǎn)換器(Analog Digital Converter)二項(xiàng)研究，因臺(tái)積電在臺(tái)灣晶圓廠所提供的65nm制程晶圓共乘服務(wù)，創(chuàng)下世界級(jí)的里程碑，為中國(guó)的積體電路設(shè)計(jì)業(yè)帶來(lái)創(chuàng)新發(fā)展。

16日，臺(tái)積電宣布，與北京清華大學(xué)共同發(fā)表65納米產(chǎn)學(xué)合作成果，該校于半數(shù)位鎖相回路(Phase Lock Loop)以及類比數(shù)位轉(zhuǎn)換器(Analog Digital Converter)二項(xiàng)研究，因臺(tái)積電在臺(tái)灣晶圓廠所提供的65nm制程晶圓共乘服務(wù)，創(chuàng)下世界級(jí)的里程碑，為中國(guó)的積體電路設(shè)計(jì)業(yè)帶來(lái)創(chuàng)新發(fā)展。

臺(tái)積電今(2010)年起在臺(tái)灣晶圓廠提供北京清華大學(xué)學(xué)生多次65奈米及90奈米制程晶圓共乘服務(wù)，讓該校學(xué)生們?cè)谂_(tái)積電協(xié)助下，落實(shí)系統(tǒng)單晶片（SoC）的數(shù)位、類比、射頻混合信號(hào)積體電路設(shè)計(jì)以及IP等先進(jìn)研究專案的創(chuàng)新開(kāi)發(fā)，臺(tái)積電表示，目前已有具體成效。

在鎖相回路電路方面，已領(lǐng)先業(yè)界開(kāi)發(fā)半數(shù)位(Semi-Digital)的設(shè)計(jì)方式，有效改善傳統(tǒng)全類比(Full Analog)及全數(shù)位(Full Digital)設(shè)計(jì)所導(dǎo)致的高漏電與高耗電的缺點(diǎn)，達(dá)到先進(jìn)制程縮小晶片尺寸并能同時(shí)降低耗電的顯著成果，與國(guó)際已發(fā)表的傳統(tǒng)設(shè)計(jì)相較具有明顯優(yōu)勢(shì)。

類比數(shù)位轉(zhuǎn)換器方面，北京清華大學(xué)針對(duì)無(wú)線通訊產(chǎn)品所需的類比數(shù)位轉(zhuǎn)換器進(jìn)行研究，提出簡(jiǎn)化放大器與比較器的設(shè)計(jì)，在臺(tái)積電65奈米制程1volt（伏特）標(biāo)準(zhǔn)工作電壓下，其信號(hào)對(duì)諧波失真與噪聲比(Signal to Noise plus Distortion Reduction， SNDR) 精確性高達(dá)95dB (分貝)，同時(shí)耗電小于380μw（微瓦），并且在工作電壓降低到0.6volt時(shí)，仍然保有90.2dB的SNDR水準(zhǔn)，突破業(yè)界現(xiàn)有的SNDR表現(xiàn)。