賽普拉斯半導體公司（Cypress Semiconductor）日前發(fā)布了最新版本的Warp®設計工具及設計環(huán)境。隨著性能的提升，Warp 6.3版本 (Warp R6.3) 工具現(xiàn)在將可提供定時限制規(guī)范功能、更快的運行時間、改進的項目管理能力以及對賽普拉斯先的CPLD（復雜可編程邏輯器件）系列支持能力的拓展。在全球范圍內(nèi)，Warp開發(fā)工具已設計完成了超過28000套軟件，并已在150多所大學中得到使用，它已成為全球最受歡迎的基于HDL的CPLD開發(fā)工具之一。

Warp R6.3在開發(fā)過程的每一個步驟中都體現(xiàn)了強大的功能和易用的特點，并支持包括Delta39K™和Ultra37000™ CPLD 系列以及物理層 (PHY) 器件的可編程串行接口 (PSI™) 系列在內(nèi)的所有賽普拉斯的可編程邏輯器件。Warp R6.3使設計人員能夠為InfiniBand™、ESCON、光纖通道、千兆以太網(wǎng)和SMPTE 市場中的下一代通信系統(tǒng)開發(fā)出可編程物理層解決方案。

Warp R6.3增加了對所有Delta39K CPLD和可編程物理層器件規(guī)定定時限制的功能。所有版本的Warp開發(fā)工具的Warp前端都已對運行時間進行了卓有成效的改進，以此來加快其設計過程。在Warp專業(yè)版和企業(yè)版中，設計流程管理器也對編譯時間進行了改進。賽普拉斯還增加了諸如報告文件書簽等很有價值的功能，以此來改善項目管理能力并拓展對CPLD Delta39K系列的支持能力。

在個人計算機平臺上，Warp R6.3還包括了Aldec公司出品的合成后定時模擬器Active-HDL Sim™ 的3.3版本和FSM（finite-state machine）編輯器Active-HDL FSM™。Active-HDL Sim是一個全功能的合成后VHDL定時模擬器，能支持VHDL模擬和為賽普拉斯器件所編譯的Verilog文件。

賽普拉斯繼續(xù)提供性價比很高的99美元的Warp R6.3版本，以及另外兩個具有額外設計功能的版本：Warp專業(yè)版和Warp企業(yè)版。通過向客戶提供免費技術支持和終身免費升級，賽普拉斯為客戶帶來了業(yè)界領先的價值。Warp R6.3版本對現(xiàn)有的Warp工具用戶免費升級，現(xiàn)在可以從賽普拉斯網(wǎng)站進行下載，具體網(wǎng)址如下：
www.cypress.com/support/link.cfm?sd=warp63pcupdate。