Actel公司宣布推出最新的Libero集成設計環(huán)境 (IDE) 6.2 版本，集成了最佳的設計工具，擁有設計分析和時序收斂的嶄新重要功能，使得現(xiàn)場可編程門陣列 (FPGA) 設計人員在質量、效率和功能方面獲得最好的效果。與Libero 6.2 一同推出的還有Actel全新SmartTime靜態(tài)時序分析環(huán)境，能夠協(xié)助客戶分析和管理時序，進行高級的時序驗證，并通過與時序驅動布局布線緊密結合而保證可預測的時序收斂。

在這個Libero版本中，Actel和Mentor進一步合作，把Mentor Graphics的世界級ModelSim AE仿真作為Libero“Gold”套裝的重要組成部分，Libero Gold套裝現(xiàn)可免費提供給Actel的所有客戶。此外，Libero 6.2 IDE也包括Synplicity的增強綜合功能和Magma Design Automation的物理綜合性能?，F(xiàn)時，Libero更可運行于Linux和Solaris平臺上。

SmartTime是由Actel開發(fā)功能強大的新型多可視 (multi view) 產(chǎn)品，旨在協(xié)助設計人員進行詳細的時序分析，然后迅速決定實現(xiàn)設計收斂所需的步驟。

SmartTime Constraints Editor的視見功能可讓用戶表列、編輯和建立精確的時序約束。它包含帶有可視對話的圖形用戶界面，引導用戶正確捕捉時序要求和例外情況。另一個可視產(chǎn)品SmartTime Analyzer允許設計人員對每一個時鐘域執(zhí)行最小和最大的時序分析，并提供時鐘域之間的分析能力。該工具能讓設計人員快速跟蹤違犯時序的路徑，從而簡化整個分析過程。設計人員可在違犯路徑上直接設定特定的時序約束，以加強或放松有關需求，及快速進行時序收斂迭代。關于SmartTime和Libero IDE 6.2版本的更多信息，可登入網(wǎng)站http://www.actel.com查詢。

Mentor Graphics的ModelSim是以Windows為基礎的一級仿真器，適用于VHDL、Verilog或混合語言仿真環(huán)境。這種集成式ModelSim驗證和調(diào)試環(huán)境有助于設計人員更快地確定漏洞，現(xiàn)在已無限地提供給Actel的所有客戶。

Synplicity領導業(yè)界的Synplify FPGA綜合軟件提供了一項嶄新功能，可向前注釋Synopsys Design Constraints (SDC) 和物理約束，使Libero 6.2 IDE自動輸入用戶定義的約束，然后進行管理、跟蹤，并轉送到設計實現(xiàn)，讓設計人員迅速地完成時序收斂。此外，該軟件現(xiàn)在還包括關鍵路徑再綜合，能提高以Actel Axcelerator系列FPGA為基礎設計的結果質量 (QoR)。

Actel的Libero 6.2 IDE備有運行于Windows和Unix平臺的Platinum版本，也有只運行于Windows平臺的Gold版本 (客戶免費)。所有版本均提供一年期可更新的使用權證。要了解更多價格和供貨的信息，請聯(lián)絡Actel。