Actel公司和HDL Works公司宣布針對Actel的Libero集成設(shè)計環(huán)境 (IDE) 設(shè)計流程，優(yōu)化HDL Works的EASE設(shè)計輸入工具。EASE圖形HDL設(shè)計輸入環(huán)境為FPGA和ASIC的VHDL、Verilog和混合語言設(shè)計提供快速和準(zhǔn)確的途徑，進行設(shè)計輸入、修改和維護。此外，兩家公司還宣布HDL Works已加入成為Actel EDA聯(lián)盟計劃的一員。

優(yōu)化的HDL工具流程對于Actel所有生成和維護復(fù)雜HDL設(shè)計的客戶都非常重要，而Siemens正是深諳這種需要的客戶之一。

Siemens公司自動化及驅(qū)動部設(shè)計經(jīng)理Thomas Rode稱：“我們已成功利用EASE在Actel器件中執(zhí)行多項設(shè)計。我們獲得的主要優(yōu)點是大大縮短了編輯、調(diào)試和修改HDL代碼所需的時間。設(shè)計工具的緊密集成可以節(jié)省設(shè)計時間，并簡化設(shè)計流程不同階段之間的互動，大幅提高生產(chǎn)力和優(yōu)化多個設(shè)計過程的考察工作?！?

HDL Works已優(yōu)化了用于Libero IDE流程的EASE，使得Libero用戶可通過增強的直觀界面，輕易地存取EASE的所有功能。

HDL Works總裁兼首席執(zhí)行長 Willem Gruter說：“我們的客戶分布于不同的市場領(lǐng)域，包括Actel FPGA非常流行的高可靠性市場。這項集成為我們雙方的客戶提供了合適的工具集，以應(yīng)付復(fù)雜性不斷增加的高端FPGA設(shè)計?！?nbsp;

Actel反熔絲和工具市務(wù)總監(jiān)Saloni Howard-Sarin稱：“我們很高興能和HDL Works合作，因為EASE與Libero IDE相輔相成，能為FPGA設(shè)計人員帶來所珍視的強大功能和易用性。當(dāng)客戶使用EASE時，可透過消除HDL代碼中的錯誤，從而節(jié)省時間和成本。他們可在Libero環(huán)境中利用EASE生成的RTL完成設(shè)計?！?

EASE是設(shè)計輸入工具，為用戶提供了以圖形或文本為基礎(chǔ)的HDL輸入選擇。此舉讓設(shè)計人員享有完美的組合，可選擇所用的語言的同時，又可通過EASE的強大功能提高其生產(chǎn)力，在各個設(shè)計層次中進行文件、通信、編輯和傳送更改，并探索不同的實施應(yīng)用。EASE可在VHDL或Verilog中自動生成優(yōu)化的HDL代碼。此外，它還支持用于設(shè)計和配置管理的版本控制環(huán)境工業(yè)標(biāo)準(zhǔn)。

EASE工具現(xiàn)已開始供貨。評估版本可從HDL Works網(wǎng)站中(http://www.hdlworks.com) 下載。