21ic訊 Altera公司日前宣布推出Quartus® II軟件12.1版——在CPLD、FPGA、SoC FPGA和HardCopy® ASIC設(shè)計方面，性能和效能在業(yè)界首屈一指的設(shè)計套裝軟件。這一最新版軟件進(jìn)一步簡化傳統(tǒng)的硬件開發(fā)任務(wù)，增強了Quartus II軟件的高級設(shè)計環(huán)境，因此，用戶提高了效能，同時全面受益于Altera器件的各種前沿功能。Quartus II軟件12.1版含有面向OpenCL的SDK™，增強了對高級設(shè)計流程的支持，而且還增強Qsys系統(tǒng)集成工具以及基于DSP Builder模型的設(shè)計環(huán)境。這一最新版軟件包括多種增強特性，例如部分重新配置設(shè)計流程，新的知識產(chǎn)權(quán)(IP)內(nèi)核等，還擴展了對28 nm FPGA和SoC FPGA的支持。這些增強特性進(jìn)一步支持客戶使用Altera®器件快速進(jìn)行設(shè)計開發(fā)，推出的產(chǎn)品迅速面市。

采用高級設(shè)計工具加速系統(tǒng)開發(fā)

Altera提供的高級設(shè)計工具包括系統(tǒng)級基于C、基于IP以及基于模型的設(shè)計輸入系統(tǒng)。這些工具支持并簡化了當(dāng)今高級可編程系統(tǒng)的開發(fā)，這包括，CPU內(nèi)核、數(shù)字信號處理(DSP)模塊以及多個IP子系統(tǒng)。增加了面向OpenCL的SDK，熟悉C語言的系統(tǒng)開發(fā)人員和編程人員能夠使用開放高級編程語言，迅速方便的開發(fā)高性能、高功效、基于FPGA的應(yīng)用。面向OpenCL的SDK減小了硬件設(shè)計的復(fù)雜度，支持熟悉C語言的軟件編程人員面向FPGA進(jìn)行開發(fā)。

對于Altera Qsys系統(tǒng)集成工具和DSP Builder工具的提升，進(jìn)一步增強用戶的設(shè)計效能，提高系統(tǒng)性能。Qsys功能進(jìn)行了擴展，支持業(yè)界標(biāo)準(zhǔn)ARM® AXI3和AXI4協(xié)議，DSP Builder現(xiàn)在擴展支持7種不同的浮點精度，包括，IEEE 754半精度、單精度和雙精度。最新版Quartus II軟件進(jìn)一步簡化系統(tǒng)設(shè)計，包括支持高速芯片至芯片數(shù)據(jù)包傳送的100G Interlaken IP內(nèi)核，以及支持視頻處理應(yīng)用的視頻蹤跡監(jiān)視IP新內(nèi)核。

Altera的DSP和IP市場軟件總監(jiān)Alex Grbic評論說：“通過硅片融合，F(xiàn)PGA集成了越來越多的功能，Altera開發(fā)工具支持OpenCL等更高層的設(shè)計抽象，極大的增強了設(shè)計人員的效能。Altera一直積極為客戶交付業(yè)界領(lǐng)先的開發(fā)工具和IP，幫助他們以最快的方式將構(gòu)思在系統(tǒng)中實現(xiàn)。”

Quartus II軟件12.1版包含了首次發(fā)布的Altera面向Stratix® V FPGA新的部分重新配置設(shè)計流程。通過重新配置功能，在FPGA設(shè)計其他部分還在運行時，能夠靈活的隨時改變器件的內(nèi)核功能。設(shè)計人員將不同的功能存儲在外部存儲器中，需要時將其裝入到FPGA中，使得客戶能夠在系統(tǒng)中使用更小的FPGA，節(jié)省了電路板面積，降低功耗。

12.1版Quartus II軟件還含有多種增強功能，包括對新器件的支持。這一版本軟件支持新的28 nm Stratix V、Arria® V以及Cyclone® V FPGA和SoC FPGA，包括，對Arria V GZ FPGA的全面支持。

價格和供貨信息

現(xiàn)在可以下載訂購版和免費網(wǎng)絡(luò)版的Quartus II軟件12.1版。Altera的軟件訂購程序?qū)④浖a(chǎn)品和維持費用合并在一個年度訂購支付中，簡化了獲取Altera設(shè)計軟件的過程。Quartus II軟件訂戶可以收到ModelSim®-Altera入門版軟件，以及IP基本套裝的全部許可，它包括15個Altera最流行的IP (DSP和存儲器) 內(nèi)核。一個節(jié)點鎖定的PC許可年度軟件訂購價格為2,995美元，可以通過Altera eStore購買。請聯(lián)系您當(dāng)?shù)氐腁ltera銷售代表，目前通過早期使用計劃向客戶提供面向OpenCL的SDK。