有人說(shuō)是負(fù)載電容，是用來(lái)糾正晶體的振蕩頻率用的;有人說(shuō)是啟振電容;有人說(shuō)起諧振作用的。

電容與內(nèi)部電路共同組成一定頻率的振蕩，這個(gè)電容是硬連接，固定頻率能力很強(qiáng)，其他頻率的干擾就很難進(jìn)來(lái)了。

講的通俗易懂一點(diǎn)，用一個(gè)曾經(jīng)聽(tīng)過(guò)的笑話來(lái)比喻，大概意思就是本飛機(jī)被我劫持了，其他劫持者等下次吧。這個(gè)電容就是本次劫機(jī)者。

晶振電路其實(shí)是個(gè)電容三點(diǎn)式振蕩電路，輸出是正玄波晶體等效于電感，加兩個(gè)槽路分壓電容，輸入端的電容越小，正反饋量越大。負(fù)載電容每個(gè)晶振都會(huì)有的參數(shù)，例如穩(wěn)定度是多少PPM，部分人會(huì)稱之為頻差，單位都是PPM，負(fù)載電容是多少PF等。當(dāng)晶振接到震蕩電路上 在震蕩電路所引入的電容不符合晶振的負(fù)載電容的容量要求時(shí) 震蕩電路所出的頻率就會(huì)和晶振所標(biāo)的頻率不同

再舉例說(shuō)明：

一個(gè)4.0000MHz +-20PPM 負(fù)載電容是16PF 的晶振;

當(dāng)負(fù)載電容是10PF時(shí) 震蕩電路所出的頻率就可能會(huì)是4.0003MHz;

當(dāng)負(fù)載電容是20PF時(shí) 震蕩電路所出的頻率就可能會(huì)是3.9997MHz;

在一些對(duì)頻率精度要求高的電路上如PLL的基準(zhǔn)等。。。就是并多個(gè)可調(diào)電容來(lái)微調(diào)頻率的;

如果對(duì)頻率精度要求不高就用固定電容就行了;

晶振負(fù)載電容一般有2種接法 1 并聯(lián)在晶振上 2 串聯(lián)在晶振上 ;

第2種比較常用 2個(gè)腳都接一個(gè)電容對(duì)交流地。

晶體元件的負(fù)載電容是指在電路中跨接晶體兩端的總的外界有效電容。是指晶振要正常震蕩所需要的電容。一般外接電容，是為了使晶振兩端的等效電容等于或接近負(fù)載電容。要求高的場(chǎng)合還要考慮ic輸入端的對(duì)地電容。應(yīng)用時(shí)一般在給出負(fù)載電容值附近調(diào)整可以得到精確頻率。此電容的大小主要影響負(fù)載諧振頻率和等效負(fù)載諧振電阻。

晶振的負(fù)載電容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg為分別接在晶振的兩個(gè)腳上和對(duì)地的電容,Cic(集成電路內(nèi)部電容)+△C(PCB上電容).就是說(shuō)負(fù)載電容15pf的話，兩邊個(gè)接27pf的差不多了，一般a為6.5～13.5pF

各種邏輯芯片的晶振引腳可以等效為電容三點(diǎn)式振蕩器。晶振引腳的內(nèi)部通常是一個(gè)反相器，或者是奇數(shù)個(gè)反相器串聯(lián)。在晶振輸出引腳XO 和晶振輸入引腳 XI 之間用一個(gè)電阻連接，對(duì)于 CMOS 芯片通常是數(shù) M 到數(shù)十 M 歐之間.很多芯片的引腳內(nèi)部已經(jīng)包含了這個(gè)電阻，引腳外部就不用接了。這個(gè)電阻是為了使反相器在振蕩初始時(shí)處與線性狀態(tài)，反相器就如同一個(gè)有很大增益的放大器, 以便于起振。石英晶體也連接在晶振引腳的輸入和輸出之間，等效為一個(gè)并聯(lián)諧振回路，振蕩頻率應(yīng)該是石英晶體的并聯(lián)諧振頻率。晶體旁邊的兩個(gè)電容接地, 實(shí)際上就是電容三點(diǎn)式電路的分壓電容，接地點(diǎn)就是分壓點(diǎn)。以接地點(diǎn)即分壓點(diǎn)為參考點(diǎn)，振蕩引腳的輸入和輸出是反相的，但從并聯(lián)諧振回路即石英晶體兩端來(lái)看，形成一個(gè)正反饋以保證電路持續(xù)振蕩。在芯片設(shè)計(jì)時(shí)，這兩個(gè)電容就已經(jīng)形成了，一般是兩個(gè)的容量相等，容量大小依工藝和版圖而不同，但終歸是比較小，不一定適合很寬的頻率范圍。外接時(shí)大約是數(shù) PF 到數(shù)十 P，依頻率和石英晶體的特性而定。需要注意的是：這兩個(gè)電容串聯(lián)的值是并聯(lián)在諧振回路上的，會(huì)影響振蕩頻率。當(dāng)兩個(gè)電容量相等時(shí)，反饋系數(shù)是 0.5， 一般是可以滿足振蕩條件的，但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對(duì)地電容量，而增加輸出端的值以提高反饋量。

設(shè)計(jì)考慮事項(xiàng)：

1.使晶振、外部電容器(如果有)與 IC之間的信號(hào)線盡可能保持最短。當(dāng)非常低的電流通過(guò)IC晶振振蕩器時(shí)，如果線路太長(zhǎng)，會(huì)使它對(duì)EMC、ESD與串?dāng)_產(chǎn)生非常敏感的影響。而且長(zhǎng)線路還會(huì)給振蕩器增加寄生電容。

2.盡可能將其它時(shí)鐘線路與頻繁切換的信號(hào)線路布置在遠(yuǎn)離晶振連接的位置。

3.當(dāng)心晶振和地的走線

4.將晶振外殼接地

如果實(shí)際的負(fù)載電容配置不當(dāng)，第一會(huì)引起線路參考頻率的誤差。另外如在發(fā)射接收電路上會(huì)使晶振的振蕩幅度下降(不在峰點(diǎn))，影響混頻信號(hào)的信號(hào)強(qiáng)度與信噪。

當(dāng)波形出現(xiàn)削峰，畸變時(shí)，可增加負(fù)載電阻調(diào)整(幾十K到幾百K)，要穩(wěn)定波形是并聯(lián)一個(gè)1M左右的反饋電阻。