why care負載電容

負載電容（load capacitance）常用的標準值有12.5 pF，16 pF，20 pF，30pF，負載電容與石英諧振器一起決定振蕩器的工作頻率，通過調(diào)整負載電容，一般可以將振蕩器的工作頻率調(diào)到標稱值。

負載電容和諧振頻率之間的關(guān)系不是線性的，負載電容變小時，頻率偏差量變大；負載電容提高時，頻率偏差減小。下圖是一個晶體的負載電容和頻率的誤差的關(guān)系圖。

圖1、晶振誤差— 負載電容（22 pF 負載電容）

從石英晶體插腳兩端向振蕩電路方向看進去的全部有效電容為該振蕩電路加給石英晶體的負載電容。石英晶體的負載電容的定義如下式：

圖1中標示出了C_G，C_D，C_S的的組成部分。

圖1、晶體振蕩電路的概要組成

C_G指的是晶體振蕩電路輸入管腳到gnd的總電容（比如 USB PHY的USB_XI信號到地）。容值為以下三個部分的和。

● USB_XI管腳到gnd的寄生電容, C_i

● 晶體-震蕩電路XI的PCB走線到到gnd的寄生電容，C_PCBXI

● 電路上另外增加的并聯(lián)到gnd“負載電容”, C_L1

C_D指的是晶體振蕩電路輸入管腳到gnd的總電容（比如 USB PHY的USB_XO信號到地）。容值為以下三個部分的和。

● USB_XO管腳到gnd的寄生電容, C_o

● 晶體-震蕩電路XO的PCB走線到到gnd的寄生電容，C_PCBXO

● 電路上另外增加的并聯(lián)到gnd“負載電容”, C_L2

C_S指的晶體兩個管腳之間的寄生電容（shunt capacitance），在晶體的規(guī)格書上可以找到具體值，一般0.2pF~8pF不等。如圖二是某32.768KHz的電氣參數(shù)，其寄生電容典型值是0.85pF（在表格中采用的是Co）。

圖2、某晶體的電氣參數(shù)

C_i以及C_o的取值，一般可以在芯片手冊上查詢到。比如圖三是某芯片的XI/XO的寄生電容值。

圖3、某芯片的輸入電容

一般我們會說，計算晶體振蕩電路的負載電容，事實上是根據(jù)晶體規(guī)格書上標稱的負載電容，計算出實際需要在晶體兩端安裝的電容C_L1以及C_L2的值。

假設我們需要計算的電路參數(shù)如下所述。芯片管腳的輸入電容如圖三CN56XX所示，C_i=4.8pF；所需要采用的晶體規(guī)格如圖二所示，負載電容C_L=12.5pF，晶體的寄生電容C_S=0.85pF。

我們可以得到下式：

為了保持晶體的負載平衡，在實際應用中，一般要求CG=CD，所以進一步可以得到下式：

根據(jù)C_G的組成部分，可以得到：

C_G=C_i+C_PCBXI+C_L1=23.3pF

晶體布線時都會要求晶體盡量靠近振蕩電路，所以C_PCBXI一般比較小，取0.2pF；C_i=4.8pF。所以最終的計算結(jié)果如下：(C_L2的計算過程類似)

C_L1=C_L2=18.3pF≈18pF

現(xiàn)在有很多芯片內(nèi)部已經(jīng)增加了補償電容（internal capacitance），所以在設計的時候，只需要選按照芯片datasheet推薦的負載電容值的選擇晶體即可，不需要額外再加電容。但是因為實際設計的寄生電路的不確定性，最好還是預留C_L1/C_L2的位置。

以上的計算都是基于C_G=C_D的前提，的確有一些意外情況，比如cypress的帶RTC的nvsram的時鐘晶體要求兩邊不對稱，但是幸運的是，cypress給出了詳細的計算過程以及選型參考。

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