本例使用某個(gè)前例(參考文獻(xiàn)1)中的電路作為輸入。IC1和IC3為ADG5213四開(kāi)關(guān)，有獨(dú)立的邏輯電平控制輸入端（圖1與參考文獻(xiàn)2）。在輸入為高時(shí)，開(kāi)關(guān)S2和S3打開(kāi)，開(kāi)關(guān)S1和S4閉合。當(dāng)各個(gè)開(kāi)關(guān)的控制輸入端為低時(shí)，它們分別轉(zhuǎn)換到相反的狀態(tài)。電路現(xiàn)在處于空閑的預(yù)觸發(fā)狀態(tài)。在一個(gè)時(shí)鐘上升沿觸發(fā)的初始空閑狀態(tài)時(shí)，Q為高，并通過(guò)IC8將IC1的開(kāi)關(guān)S2和S3保持在開(kāi)啟位置。

-Q為低，并通過(guò)IC7的高Reset，使IC1的S1和S4閉合，CT2和CT4放電，單位增益放大器IC2D和IC2C的輸入電壓置為零。低的亦通過(guò)IC6將Track 2置為低，并將IC3的S1和S4保持在開(kāi)啟位置。電路會(huì)維持采樣-保持電容CS1和CS2中的任何采樣電壓；這些電壓通過(guò)單位增益放大器IC2A和IC2B出現(xiàn)在VOUTX和VOUTY上。

在空閑時(shí)，來(lái)自線性與二次脈沖發(fā)生器的信號(hào)VOUTL和VOUTQ為0V，將比較器輸出IC4和IC5保持為低。時(shí)鐘信號(hào)中的一個(gè)上升觸發(fā)沿開(kāi)始生成VOUTL和VOUTQ的爬升斜坡。Q和IC8的輸出為低，使IC1的S2和S3閉合，并確保Track 2保持在低電平。上升并通過(guò)IC7強(qiáng)制Reset為低，打開(kāi)IC1的S1和S4，使CT2跟隨上升的VOUTQ，CT4跟隨上升的VOUTL。

圖1，用此電路以及任何正DC或慢速變化的0V~50V電壓，可以在Channel X獲得平方輸出，Channel Y獲得方根輸出。

當(dāng)線性斜坡VOUTL升高至模擬輸入VX時(shí)，IC4的輸出也升高，并通過(guò)IC8，Track 1L打開(kāi)IC1的S2，使CT2保持住VOUTQ的當(dāng)前電平。同樣，當(dāng)二次斜坡VOUTQ升至模擬輸入VY時(shí)，IC5的輸出升高，并通過(guò)IC8，Track 1Q打開(kāi)IC1的S3，使CT4保持住VOUTL的當(dāng)前電平。當(dāng)斜坡達(dá)到5V時(shí)，脈沖發(fā)生器終止。然后，斜坡返回到0V，Q回到高電平，而則回到低電平。

-Q的下降觸發(fā)了IC7，從而在Reset上產(chǎn)生了一個(gè)的延遲上升，經(jīng)過(guò)RD2和CD2時(shí)間后，Track 2重新回到低時(shí)，CS1和CS2上安全地捕捉到了采樣電壓。高電平狀態(tài)的Reset使IC1的S1和S4閉合，CT2與CT4放電，以準(zhǔn)備下一個(gè)觸發(fā)。VOUTX是輸入VX的方波電壓，而VOUTY則是輸入VY的方根電壓。

圖1表示了電路的工作情況。為簡(jiǎn)單起見(jiàn)，模擬輸入電壓VX與VY的值均為(3/5 )VPEAK；這里，VPEAK代表兩個(gè)輸入電壓之間的滿幅電壓。VX通過(guò)IC4比較器，與線性鋸齒脈沖VOUTL做比較，因此得到了一個(gè)( 3/5 )T1的脈沖寬度。于是，在(3/5 的平方 ) VPEAK電平時(shí)，后面脈沖寬度的尾沿就停止追蹤二次鋸齒波電壓VOUTQ。

反之，VY在IC5比較器中，與二次VOUTQ基準(zhǔn)脈沖做比較，在COMPQ輸出端得到的脈沖寬度值為（3/5*T1的方根）。在（3/5*VPEAK的方根）電平時(shí)，這個(gè)脈沖的尾沿停止追蹤線性VOUTL時(shí)基。如果用VPEAK對(duì)兩個(gè)輸出電壓做標(biāo)準(zhǔn)化，則得到(3/5 的平方)和(3/5的方根 )，它們分別對(duì)應(yīng)于輸入為3/5的平方和方根。

注意， 所描述電路具有靈活性，能夠創(chuàng)建出其它算術(shù)功能。如果你需要四次方的輸入電壓VX4，可以將X通道的輸出連接到Y(jié)通道的輸入；并對(duì)COMPQ比較器IC5做少許調(diào)整，方法是斷開(kāi)它的正輸入，并將其連接到COMPL比較器IC4的正輸入上。Y通道的輸出端就可以得到想要的VX4。實(shí)際上，這種方式就是級(jí)聯(lián)了兩個(gè)完全相同的立方通道。

同樣，可以將兩個(gè)完全相同的方根通道級(jí)聯(lián)起來(lái)，從而在X通道的輸出端獲得四次方根。