前言

基于PCI總線的GP-IB接口電路框圖如圖1所示，工控機采用PCI-104堆棧結構，通過PCI總線和EPLD相連，數(shù)據(jù)總線為32bit，傳輸速率為33MHz。EPLD完成PCI總線接口電路的設計和NAT9914接口芯片的控制，通過驅動芯片75160和75162完成GP-IB的接口通信。在此重點介紹EPLD內部電路設計。

圖1 GP-IB接口電路結構框圖

EPLD內部電路設計

PCI局部總線很復雜，PCI局部總線也在不斷的發(fā)展中，現(xiàn)在已經衍生有CPCI、PCI EXPRESS等總線標準。PCI局部總線定義的功能很強大，當然如果需要將所有的PCI局部總線的要求都能實現(xiàn)，購買PCI局部總線的專用集成電路或IP核是最佳選擇，因為PCI局部總線的硬件設計過于龐大，全部實現(xiàn)有一定的難度。如果設備只是作為從設備，根據(jù)設計要求實現(xiàn)起來也不是很復雜，很多功能如仲裁、邊界掃描及錯誤報告等功能就可以不用實現(xiàn)，甚至像奇偶校驗、重試、突發(fā)傳輸?shù)裙δ芤部梢圆挥脤崿F(xiàn)。

根據(jù)GP-IB接口卡的功能，本文主要介紹在EPLD中實現(xiàn)PCI總線接口電路的設計，并且能夠正確操作GP-IB總線協(xié)議的控制芯片NAT9914。EPLD的容量較小，我們采用XILINX公司的XC95288XL器件，只有288個宏單元，經過設計優(yōu)化，最終成功裝載。其實現(xiàn)原理框圖如圖2所示。

圖2 EPLD內部電路框圖

PCI接口信號設計

設計PCI接口信號很關鍵，PCI總線規(guī)范定義的信號很多，在設計過程中必須有所取舍。下面按照PCI總線規(guī)范的要求，根據(jù)設計電路的實際需求，設計如下接口信號：

Rst : 上電復位信號，低電平有效。

Clk : 時鐘信號33MHz。
Cbe[3..0] : 命令、字節(jié)使能信號。
Ad[31..0] : 地址、數(shù)據(jù)多路復用的三態(tài)輸入/輸出信號。
Frame : 幀周期信號，由主設備驅動，表示當前主設備一次交易的開始和持續(xù)時間。
Irdy : 主設備準備好信號。
Trdy : 從設備數(shù)據(jù)準備好信號。
Devsel : 從設備被選中響應信號。
Inta ：從設備中斷請求，低有效。

在設計時舍棄的信號有：Par、Stop、Perr、Serr、Req、Gnt。

GP-IB接口芯片控制信號設計

根據(jù)電路要求，設計如下接口信號，用來完成對NAT9914和驅動芯片的控制，實現(xiàn)PCI到GP-IB接口的轉換。

Target_clk: GP-IB接口控制芯片時鐘，本方案設計為33MHz時鐘的8分頻。
Target_rst：復位脈沖信號，低電平復位。
Target_ce: 讀寫使能，高電平為讀，低電平為寫。
Target_sc：標識GP-IB接口卡作為控者，還是作為普通器件。
Target_we：寫使能控制，低電平有效。
Target_int_l：控制芯片中斷輸出，低電平有效。
Target_abus：有效地址輸出。
Target_dbus：三態(tài)數(shù)據(jù)輸入/輸出總線。

電路優(yōu)化設計

圖2給出了PCI總線接口電路的原理框圖，由于EPLD容量較小，在設計時必須盡量減少不必要的電路設計，并對電路設計進行優(yōu)化，下面給出各電路模塊的功能設計：

譯碼電路

PCI總線命令編碼方式有12種，在本設計中我們只實現(xiàn)配置讀、配置寫、存儲器讀和存儲器寫四種編碼交易類型。譯碼功能電路工作在地址周期，包括命令譯碼、地址譯碼和命令/地址鎖存等三項功能。在Frame變低的第一個時鐘周期內，譯碼電路對來自主設備的命令Cbe[3..0]進行譯碼，并向狀態(tài)機控制模塊發(fā)出是配置讀寫還是存儲器讀寫命令，同時鎖存地址。

配置寄存器

在PCI規(guī)范中，配置空間是一個容量為256字節(jié)并具有特定記錄結構或模型的地址空間，該空間又分為頭標區(qū)和設備有關區(qū)兩部分。在配置寄存器中不用的寄存器當CPU讀的時候,將默認為零。

重試

GP-IB控制芯片寄存器響應完全能夠滿足PCI規(guī)范的要求，不需要進行重試，這部分功能不再實現(xiàn)。

奇偶校驗

在BIOS中可以對奇偶校驗進行屏蔽和開放，為了減少設計的復雜性，奇偶校驗功能在EPLD中沒有實現(xiàn)，在BIOS中進行了屏蔽。

NAT9914接口控制電路

NAT9914接口控制電路主要完成內部總線到外設的時序控制。GP-IB總線接口采用的是負邏輯電平設計，考慮到EPLD的容量有限，在設計時數(shù)據(jù)傳輸不支持DMA模式，只支持單周期CPU讀寫。由于CPU讀數(shù)據(jù)時延遲較大，在對PCI狀態(tài)機設計時必須進行讀延遲等待。

狀態(tài)機的設計與實現(xiàn)

狀態(tài)機的設計是整個設計中的核心部分，它主要用來控制從設備和PCI總線的時序。在本設計方案中，配置過程的完成和存儲器的讀寫都是由狀態(tài)機來完成的。由于EPLD的容量有限，GP-IB接口芯片的讀寫速度比較慢，在設計狀態(tài)機時，不支持CPU的猝發(fā)操作。表1給出了狀態(tài)機的狀態(tài)名、狀態(tài)變量和說明，圖3給出了狀態(tài)機的流程圖。

圖3 狀態(tài)機設計流程圖

下面根據(jù)狀態(tài)機的流程圖給出讀、寫操作時序分析與設計要點：

PCI規(guī)范中定義了三種讀寫操作，即Memory和I/O讀寫及配置讀寫。本方案不支持I/O讀寫,只支持Memory和配置的讀寫，下面給出Memory映射方式的單周期仿真讀寫時序。

存儲器寫操作

存儲器單周期寫操作時序如圖4所示，當frame為低電平時啟動讀寫操作，同時給出要寫的目標地址ad[31..0]和命令cbe[3..0]＝7，cbe等于7表示寫寄存器，從設備鎖存命令和地址到緩沖區(qū)。在第2個clk，主設備將irdy變低，同時給出數(shù)據(jù)，狀態(tài)機運行到6，鎖存數(shù)據(jù)給緩沖區(qū)，trdy、devsel由高阻變?yōu)楦唠娖?。在?個clk，devsel變低，給出主設備應答信號，表示從設備已經響應請求，狀態(tài)機運行到7。根據(jù)寫操作，target_we、target_ce變低，并對地址進行譯碼，放在地址總線上，同時驅動數(shù)據(jù)總線，表示在對控制芯片進行寫操作。在第4個clk，檢測到目標設備的target_ready_l為低電平，表示從設備已經做好接受數(shù)據(jù)的準備，狀態(tài)機運行到8，將trdy變低。在第5個clk，狀態(tài)機運行到9，trdy變高，同時主設備將驅動irdy變高，表示一個寫周期結束。狀態(tài)機運行到初始狀態(tài)，等待下一次操作。target_ce、target_we將延遲變高，結束控制芯片寫周期。

圖4 存儲器寫周期時序

存儲器讀操作

存儲器單周期讀操作時序如圖5所示，當frame為低電平時啟動讀寫操作，同時給出要寫的目標地址ad[31..0]和命令cbe[3..0]＝6，從設備鎖存該命令和地址。在第2個clk，狀態(tài)機運行到6，進入讀寫等待狀態(tài)，主設備將frame變高，表示單周期模式，trdy、devsel、由高阻變?yōu)楦唠娖健Ｔ诘?個clk,狀態(tài)機運行到7，并給出應答信號devsel，檢測到target_ready_l為高電平，狀態(tài)機進入等待狀態(tài)，直到為低電平，然后運行到讀等待狀態(tài)4。在狀態(tài)機8，trdy變低，從設備將讀數(shù)據(jù)放在ad[31..0]總線上。在狀態(tài)機9，trdy變高，devsel變高，同時主設備將irdy變高，結束單周期讀操作。devsel、trdy回到高阻狀態(tài)，狀態(tài)機運行到初始狀態(tài)，準備下次操作。

圖5 存儲器讀周期時序

結語

本設計占用芯片的資源少，可移植性強，根據(jù)設備不同的需求可以進行設計更改，在很多測試儀器中都得到了廣泛的應用。