高速轉(zhuǎn)換器時鐘分配器件的端接

高速轉(zhuǎn)換器時鐘分配器件的端接

PIC16C64單片機外部功能特點

PIC16C64單片機外部功能特點

低功耗MCU動態(tài)時鐘分析

本文結(jié)合MSP430系列微處理器，詳細論述了通過控制改變MCU的時鐘頻率來降低功耗的設(shè)計方法?！　? 功耗產(chǎn)生的原因　　在CMOS電路中，功耗損失主要包括靜態(tài)功耗損失和動態(tài)功耗損失兩部分。其中靜態(tài)功耗主要是由反偏PN結(jié)

SiTime推出針對平板電腦所需時鐘振蕩器解決方案

全硅MEMS時鐘解決方案領(lǐng)導(dǎo)企業(yè)美國SiTime公司今天宣布針對平板電腦以及電子書產(chǎn)品設(shè)計所需的所有時鐘振蕩器，推出完整的解決方案。基于SiTime公司低功耗全硅MEMS振蕩器平臺，該完整方案可滿足平板電腦及電子書設(shè)計中

如何用示波器測量確定性抖動

抖動測量而設(shè)計的專用測試設(shè)備各種各樣，但價格都非常高，而且對某些應(yīng)用來說太過專業(yè)而不適用。其實利用普通數(shù)字采樣示波器，設(shè)計人員也能準確快速地進行確定性抖動測量，成本比所預(yù)計的要低很多。本文介紹針對較短

求職不如謀職 大學(xué)生如何規(guī)劃職業(yè)生涯

去年11月24日，由《廣州日報·求職廣場》和廣東商學(xué)院就業(yè)指導(dǎo)中心共同主辦的第二場校園巡回講座《做好準備，規(guī)劃你的職場生涯》開講。廣州移動人力資源部副總經(jīng)理李文茵和高德置地集團行政人事總監(jiān)戴國慶，分

免費的 I/O：改進 FPGA 時鐘分配控制

可編程時鐘器件集成了主要的時序元件，如一個PLL、分頻器、扇出緩沖器、零延遲緩沖器，從而節(jié)省電路板面積、降低成本，并提高性能。使用諸如ispClock5400D系列器件，設(shè)計人員可以更好地規(guī)劃其特定系統(tǒng)的理想時鐘產(chǎn)生和分配電路，更好地利用其FPGA上的I/O。

求職不如謀職 大學(xué)生如何規(guī)劃職業(yè)生涯

求職不如謀職 大學(xué)生如何規(guī)劃職業(yè)生涯

DS34S132與TDMoP器件互操作的實現(xiàn)

DS34S132與TDMoP器件互操作的實現(xiàn)

verilog中阻塞賦值和非阻塞賦值

verilog中阻塞賦值和非阻塞賦值

Verizon iPhone時鐘出現(xiàn)問題 走慢一小時

北京時間3月14日，據(jù)國外媒體報道，如果想在特定的時間醒來，那么應(yīng)該記住，一些Verizon iPhone可能會在午夜走慢一小時。夏時令會令我們少睡一小時，但是如果你購買了一部Verizon iPhone，那么你可能會對時間產(chǎn)生混亂

帶時鐘的PWM電路

基于AD9516的寬帶高動態(tài)數(shù)字中頻系統(tǒng)采樣時鐘設(shè)計與應(yīng)用

摘　要:數(shù)字中頻系統(tǒng)中高速ADC、DAC 對采樣時鐘有著很高的要求,對此設(shè)計了一種新的基于AD9516 的CDMA2000 數(shù)字中頻系統(tǒng)采樣時鐘合成方案。本文在提出該數(shù)字中頻系統(tǒng)硬件方案的基礎(chǔ)上,介紹了AD9516 芯片及其在本

ADF4157在數(shù)字預(yù)失真時鐘方案中的應(yīng)用

在現(xiàn)代電子技術(shù)的設(shè)計與開發(fā)過程中. 特別是在通信、雷達、航空、航天以及儀器儀表等領(lǐng)域， 都需要進一步提高一系列高精度、高穩(wěn)定度的頻率源的頻率精度， 頻率合成器是無線通信設(shè)備中的一個重要組成部分， 其設(shè)計

高速測試測量的時鐘恢復(fù)方案

不管是放到測試設(shè)置中，還是作為被測設(shè)備的一部分，時鐘恢復(fù)都在進行準確的測試測量時發(fā)揮著重要作用。由于大多數(shù)千兆位通信系統(tǒng)都是同步系統(tǒng)，因此系統(tǒng)內(nèi)部的數(shù)據(jù)都使用公共時鐘定時。不管是沿著幾英寸的電路板

基于門控時鐘的低功耗電路實現(xiàn)方案

摘　要:研究了門控時鐘技術(shù)在130 nm工藝、基于高閾值標準單元庫下的低功耗物理實現(xiàn)方法。詳細闡述了多級門控時鐘技術(shù)的作用機制和參數(shù)的設(shè)置方法，給出了基于門控時鐘的后端實現(xiàn)流程，著重分析了插入門控時鐘對時鐘

采用CyClockWizard軟件實現(xiàn)系統(tǒng)設(shè)計和時鐘管理

時鐘是幾乎所有電子系統(tǒng)的心臟，而時鐘管理則是整體系統(tǒng)設(shè)計的重要組成部分。由于時鐘準確性、穩(wěn)定性和整體信號質(zhì)量都會影響系統(tǒng)性能，因此選擇可滿足應(yīng)用設(shè)計需求的適當(dāng)計時解決方案是至關(guān)重要的。 選擇適當(dāng)?shù)挠嫊r解

基于FPGA的多時鐘片上網(wǎng)絡(luò)設(shè)計

本文介紹了一個基于FPGA 的高效率多時鐘的虛擬直通路由器，通過優(yōu)化中央仲裁器和交叉點矩陣，以爭取較小面積和更高的性能。同時，擴展路由器運作在獨立頻率的多時鐘NoC 架構(gòu)中，并在一個3×3Mesh 的架構(gòu)下實驗，分析其性能特點，比較得出多時鐘片上網(wǎng)絡(luò)具有更高的性能。

時鐘脈沖發(fā)生器電路圖

基于PLL的測試測量時鐘恢復(fù)方案

　不管是放到測試設(shè)置中，還是作為被測設(shè)備的一部分，時鐘恢復(fù)都在進行準確的測試測量時發(fā)揮著重要作用。由于大多數(shù)千兆位通信系統(tǒng)都是同步系統(tǒng)，因此系統(tǒng)內(nèi)部的數(shù)據(jù)都使用公共時鐘定時。不管是沿著幾英寸的電路板傳